Устройство для вычисления элементарных функций

) ( ) 4(5) С 06 Р Й ОПИСАНИЕ ИЗОБРЕТЕ двторсномм свидетельствут льство СССР1, 1978.ство СССР1, 1978 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СС ПОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ(71) Ленинградский ордена Ленинаэлектротехнический институтим. В,И.Ульянова (Ленина)(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯЭЛЕМЕНТАРНЬЕ ФУНКЦИЙ, содержащеедва коммутатора, входной и выходнойрегистры, матричный умножитель,накапливающий сумматор, сдвигательмантиссы, счетчик порядка, первыйблок памяти и блок управления, содержащий сдвиговый регистр, дешифратор циклов, дешифратор признака,распределитель импульсов и элемент ИЛИ, входы которого соединеныс выходом разрядов сдвигового регистра и входом распределителяимпульсов, выход .которого соединенс входом дешифратора циклов, выходыс первого по третий которого соединены с управляющими входами соответственно накапливающего сумматора,входного регистра н счетчика порядкавыход которого соединен с информационным входом сдвигового регистраи управляющим входом сдвигателямантиссы, информационный вход которого соединен с выходом входногорегистра, информационный вход которого соединен с выходом первого коммутатора, первый и второй информационные входы которого соединены соответственно с входом аргумен а устройства и выходом накапливающего сумматора, первый информационный вход которого соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого блока памяти и матричного умножителя, выход выходного регистра соединен с входом функции устройства о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр функции, регистр множимого, регистр множите-ля, мультиплексор, сдвигатель множителя и с второго по седьмой блоки памяти, причем в блок, управления введен шифратор режима, вход которого соединен с выходом сдвигового регистра, выходы с первого по седьмой шифратора режима соединены с управляющими входами соответственно с первого по седьмой блоков памяти, выход элемента ИЛИ соединен с вьсодом сигнала конца преобразования устройства, вход задания функции которого соединен с информационным входом регистра функции, выход которого соединен с первыми адресными входами с второго по шестой блоков памяти, вторые адресные входы которых соединены с выходом сдвигателя мантиссы, выход входного регистра соединен. с информационными входами счетчика1порядка, регистра множимого и сдвигового регистра и.адресным входом седьмого блока памяти, выход которого соединен с первым инФормационным входом мультиплексора, второй и тре1160454 каз 3826/49ВН Тираж 710 Подписное ИИПИ Государственного комитета СССР по делам изобретений и открытий осква, Ж, Раушская наб д. 4160454 тий информационные входы которогосоединены с выходами соответственновторого блока памяти и накапливающего сумматора, выход которого соедйнен с информационным входом выходного регистра, выход счетчика порядка. соединен с адресным входом первого блока памяти, четвертый выходдешифратора циклов соединен с управляющим входом регистра функции, выход которого соединен с первым входом дешифратора признака, второйвход которого соединен с выходомвходного регистра, управляющие входы регистра множителя, регистра множимого, сдвигателя множителя и иульИзобретение относится к вычислительной технике и может быть использовано в качестве периферийного праце ссора высокопроизводительных ЦВИ общего назначения для вычисления основных элементарных функций. Известен специализированный процессор, содержащий входной регистр, первое множительное устройство, первый сумматор, основную память, регистр функции,. счетчик порядка, вспомогательный регистр, дешифраторы, сдвигатель, второй сумматор, второе и третье множительные устройства, дополнительную память. Первый выход сумматора соединен с первым выходом регистра функции, второй вход которого подключен к первому выходу блока управления. Первый вход счетчика порядка соединен с входом процессора, первый выход входного регистра - с первым входом первого мно. жительного устройства, первый выход которого соединен с первым входом первого сумматора. Второй вход процессора соединен с первым входом входного регистра, второй вход которого подключен к второму выходу блока управления, Третий выход блока управления соединен с третьим входом первого сумматора, четвертый и пятый выходы - соответственно с первыми входами основной и дополнительной памяти, шестой, седьмой и восьмой типлексора соединены с выходамисоответственно с первого по четвертый дешифратора признака, тактовыйвход регистра сдвига соединенс тактовым входом устройства, выходыблоков памяти с третьего по шестойподключены к второму информационномувходу накапливающего сумматора, выходмультиплексора подключен к информа"ционному входу регистра множителя,выход которого соецинен с информационным входом сдвигателя множителя,выход которого соединен с первым входом матричного умножителя, второйвход которого соединен с выходомрегистра множимого. выходы - соответственно с первыми,входами второго и третьего множительных устройств и вторым входом первого множительного устройства, девятый 5и десятый - соответственно с первымивходами второго сумматора и третьего дешифратора, одиннадцатый - спервым входом вспомогательного регнстра, двенадцатый - с вторым входом 1 О счетчика порядка, первый выход которого соединен с первым входом блокауправления. Второй выход счетчикапорядка соединен с вторым входомдополнительной памяти, третий вход 1 которой подключен к второму выходувходного регистра. Третий выход счетчика порядка соединен с первым входом сдвигателя, первый выход которого соединен с вторыми входами 2 О третьего дешифратора и второго сумматора, выход которого соединенс третьим входом третьего дешифратора, Выход третьего дешифратора подключен к второму входу основной па мяти, второй, третий и четвертыйвыходы которой соединены соответственно с третьим входом первого множительного устройства н вторыми .входами второго и третьего множительных устройств. Выход вспомога-.тельного регистра соединен черезпервый дешифратор с третьим входомвходного регистра и непосредственнос четвертым входом входного регистра, третий выход которого подключен3 1160454 через второй дешифратор к второмувходу блока управления. Четвертый выход входного регистра соединен с вторым входом сдвигателя, второй выход которого подключен ктретьим входам второго сумматора и блока управления, а пятый выход входного регистра соединен с вторым входом ,вспомогательного регистра. Первый .,выход входного регистра соединен 1 р . с четвертым входом первого сумматора, пятый и шестой входы которого соединены соответственно с выходами ,.второго и третьего множительных устройств, третьи входы которых15 соединены соответственно с вторым и третьим выходами первого множительного устройства. Первый и второй выходы дополнительной памяти соединены соответственно с четвертым вхо- дом первого множительного устройства и с седьмым входом первого сумматора, второй выход которого подключен к пятому входу первого множительного устройства, .четвертый выход которого соединен с пятым входом входного регистра, вход-выход которого подключен к выходу первого сумматора, выход регистра функции соединен с выходом процессора 11.Недостатком данного устройства является его сложность. Наиболее близким к изобретению по технической сущности является специализированный процессор, содер жащий входной регистр, выход которого соединен с входом блока умножителя и входом сумматора. Выход сумматора подключен к. входу регистра Функции, выход которого соединен с вхо- ф дом выходного регистра и входами элементов И группы, выходы которых подключены к входу блока умножения. Выход блока умножения соединен с входом сумматора, вход которого подключен к выходам элементов И второй группы, входы которых подключены к выходу постоянного запоминающего устройства. Выход блока управления подключен к входу выходного регистра и входам элементов И первой группы. Выходы блока управления соединены соответственно с входом регистра Функции и с входами элементов И второй группы, Выход счетчика порядка . 55 подключен к входу блока умножения, выход блока умножения соединен с входом входного регистра, выход которого подключен к входу сдвигателя, а входпоследнего. соединен. с входом постоянного запоминающего устройства. Выходвходного регистра подключен к входузапоминающего устройства, выход которого Соединен с входом блока умножения. Выход входного регистра подключен к входу блока управления, выходкоторого соединен с входом счетчикапорядка, Выход последнего подключенк входу сдвигателя и входу блокауправления, выход сумматора соединенс входом входного регистра. Вход счетчика порядка и вход входного регистра подключены к входам процессора,к выходу которого подключенвыход выходного регистра Г 2 3. Недостатком известного устройства является низкое быстродействие.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в устройство для вычисления элементарных функций, содержащее два коммутатора, входной и выходной регистры, матричный умножитель, накапливающий сумматор, сдвигатель мантиссы, счетчик порядка, первый блок памяти и блок управления, содержащий сдвиговый регистр, дешифратор циклов, дешифратор признака, распределитель импульсов и элемент ИЛИ, входы котоФрого соединены с выходом разрядов сдвигового регистра и входом распределителя импульсов, выход которого соединен с. входом дешифратора циклов, выходы с первого по третий которого соединены с управляющими входами соот ветственно накапливающего сумматора, входного регистра и счетчика порядка, выход которого соединен с информационным входом сдвигового регистра и управляющим входом сдвигателя мантиссы, информационный вход которого соединен с выходом входного регистра, информационный вход которого соединен с выходом первого коммутатора, первый и второй информационные входы которого соединены соответственно с входом аргумента устройства и выходом накапливающего сумматора, первый информационный вход которого соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого блока памяти и матричного умножителя, выход выходного регистра соединенс входом функции устройства, введенырегистр Функции, регистр множимого,регистр множителя, мультиплексор,сдвигатель множителя и с второгопо седьмой блока памяти, причем 3в блок управления .введен шифратор режима, вход которого соединен с выходом сдвигового регистра, выходыс первого по седьмой шифратора режима соединены с управляющими входами 10соответственно с первого но седьмойблоков памяти, выход элемента ИЛИсоединен с выходом сигнала конца преобразования устройства, вход заданияфункции которого соединен с информационным входом регистра функции,выход которого соединен с первымиадресными входамис второго по шестой блоков памяти, вторые адресныевходы которых соединены с выходом 30двигателя мантиссы, выход входногорегистра соединен с информационнымивходами счетчика порядка, регистрамножимого и сдвигового регистра иадресным входом седьмого блока памя- Ити, выход которого соединен с первыминформационным входом мультиплексора,второй и третий информационные входыкоторого соединены с выходами соот-,,ветственно второго блока памяти и накапливающего сумматора, выход которого соединен с информационным входомвыходного регистра,. выход счетчикапорядка соединен с адресным входомпервого блока памяти, четвертый 3выход дешифратора циклов соединен,с управляющим входом регистра функции, выход которого соединен с первым входом дешифратора признака,второй вход которого соединен с выхо 40дом входного регистра, управляющиевходы регистра множителя, регистрамножнмого, сдвигателя множителяи мультиплексора соединены с выходами соответственно с первого по четвертый дешифратора признака,.тактовый вход регистра сдвига соединен6с тактовым входом устройства, выходы блоков памяти с третьего по шестой 0подключены к второму информационномувходу накапливающего сумматора, выход мультиплексора подключен к информационному входу регистра множителя, выход которого соединен с информационным входом сдвигателя множителя, выход которого соединен с пер.-.вым входом матричного умножителя,второй вход которого соединен с выходом регистра множимого,На фиг. 1 представлена блок-схема устройства; на фиг. 2, н 3 - конструкция блока управления.Устройство содержит входной регистр 1, регистр 2 функции, счетчик 3 порядка, сдвигатель 4 мантиссы, блоки 5 - 11 памяти, матричный умно- житель 12, регистр 13 множимого, регистр 14 множителя, мультиплексор 15, накапливающий сумматор 16, выходной регистр 17, блок 18 управления, сдвигатель 19 множителя, коммутаторы 20-21,Блок управления содержит сдвиговый регистр 22, шифратор 23 режима, распределитель 24 импульсов, дешиФратор 25 циклов, дешифратор 26 признака, элемент ИЛИ 27.Устройство работает следующим образом.На входной регистр 1 заносится код,аргумента, а на регистр 2 функции - код функции. Вычисление функции разбивается на два этапа; этап предварительной обработки и вычисление полинома интерполяции, Алгоритмы предварйтельной обработки основаны на известных из математики соотношениях и различны для различных функций. Сущность предварительной обработки сводится к приведению Функции к интервалу (0,1) и преобразованию в Формат с фиксированной запятой.Пусть представление чисел находится в диапазоне +(2 + 2+). Тогда для функции " диапазону изменения аргумента соответствуют три области изменения функциикР= 2 (е 2к 8Этим трем областям можно соотнести два интервала изменения аргумента1 х 135 Ь 2 для 1 и 3 области х= (2)1 х 1(К 12 для 2 областиПри 1 х 1 ЪИЬ 2, в зависимости от знака х, процессор генерирует либо со, либо О, Вычисления производятся только для второй области изменения функции. Максимальный порядок аргумента при этом1160454 1 О Разряды входного регистра 1 на выходесдвигателя 4 Значение трех последнихразрядов счетчика порядка 1 2. 3 4 5 6 7 8 9 10 000+ . + + + + 110 П р и и е ч а н и е. Знак "+" означает наличие на выходе сдвигателя 4значения К-го разряда входного регистра 1. Код,получаемый на входах сдвигателя 4, передаетсяв блоки 6 - 10 памяти. где М - мантисса аргумента; Р - порядок аргумента.,=Р=о Й:Ьо 2 ГЬ=Э . ,З)Для вычисления функции е" в указанном диапазоне необходимо выделить целую часть аргумента, вычислить 5 функции от обеих частей аргумента и затем перемножить полученные значения х еьФ х х-еМ ке=е е ИеМ хгдеЕ - функция от целой частиаргумента;е - функция от дробной частиаргумента.Действия по приведению аргумента к интервалу (О, 1) начинаются после 15 поступления на входной регистр 1 мантиссы аргумента (М) и порядка аргумента (Р). Если,порядок аргу:- мента не равен нулю, то в зависимости от знака порядка алгоритм, . 20 приведения к интервалу разделяется на две ветви, Пусть знак порядка аргумента 0, тогда при Р) 8 формируется сигнал е"=оф, если Р(8, то мантисса аргумента сдвигается влево с одновременным вычитанием единицы иэ величины порядка, Сдвиг мантиссы продолжается до равенства порядка аргумента нулю, Разряды мантиссы, соответствующие целой части аргумента, проверяется затем на равенство нулю и передаются в блок 5 памяти, где.хранятся величины ее" ", При Рс 0 необходимый сдвиг всей мантиссы аргумента вправо не происходит, а с помощью сдвигателя 4 вправо сдвигаются лишь разряды, составляющие старшую часть мантиссы Ф разрядов). Величина сдвига зависит от величины порядка аргумента, но не больше 8, Таблица поясняет работу сдвигателя 4. для 5 10, управляемого тремя последними разрядами счетчика 3.Функция . хПриведение к интервалу (О, 1) аргумента функциих основано на следующем. Пусть аргумент задается выражениемх Мх 2 (5) Логарифмируя равенство (5), полу- чим)2 1160454 сгсС х = 11- величина в интервале (0,1); Ф+ г - величина, которая аппрокси-мируется.полиномом 4-й степени;М - мантисса результата вычислегния% г;Р - порядок результата вычислегния еДействия по вычислению Ч начинаются с анализа знака мантиссы аргумента. 1 О Если знак мантиссы отрицательный, то формируется сигнал "Вычисление невозможно". Если знак мантиссы положительный, то анализируется величина порядка аргумента Р, Если Р=О, то 15 насдвигателе 4 получается адрес блоков 5 - 10 памяти и начинается вычисление полинома. Если РО, то начинается сдвиг мантиссы аргумента влево с коррекцией порядка до появле ния в старшем разряде входного реги-. стра 1 единицы и затем еще один сдвиг влево. Далее выполняются действия как и в предыдущем случае.Функция ас 1 х приводится к ин- И тервалу (0,1) на основании формул бс Х хс 1-огсз - хз 1 и 1 (8) Сначала анализируется порядок аргумента Р на равенство нулю. Если РФО, то снова анализируется аргумент. Если Р Э 1, то выполняется обрахщение аргумента (получение величины 1/х) с использованием умножителя 12 и сумматора 16. Затем формируется адрес блоков 6-10 памяти и начинается вычисление полинома. 49Все вычисляемые функции аппроксимируются полиномом наилучшего приближения. 4-й степени. Полином вычисляется по схеме ГорнераР(х)=а +х(а+ха +х(а +а х), где а, а аф - коэффициентыполинома.Коэффициенты хранятся: ао - в блоке 7 памяти, а - в блоке 8 памяти, а - в блоке 9 памяти, а - в бло-. ке .10 памяти а - в блоке 6 памяти. После вычисления полинома необходимо выполнить действия .по формулам (4), (10), (17) и (18): для Функции 1 э - умножение е" " на Р(х); для функции ).ох - сложение Р(х) с (Р-К)Ьь 2; для функции Ч сложеРх-Кние порядков -- и Рг; для Функции со.с 1 явычитание Р(х) из 7/2.Спецпроцессор предназначен для работы в.составе неоднородных вычислительных систем на базе старших моделей ЕС ЭВМ для вычисления элементарных функций.Работа спецпроцессора в составе вычислительной системы приводит к повышению ее производительности. Рост производительности системы в абсолютном исчислении определяется по формулеел сл умн умн эф эфУРсл Т м+Румн Тзмн +Рэф Тэф где Рл, Р, Рэф- относительнаячастота появления операций сложения, умножениявычисления элементарный функций (ЭФ)Рел =4527 Рмн =42 ф 5 ф Рэф=Нф доставшиеся 107. приходятся на операторы пересылок, в расчетах они не участвуют, так как в обоих случаях дают одинаковый вклад в производительностьТ= 0,3 мкс - время выполненияоперации сложения;Тллем =0,7 мкс - время выполненияоперации умножения;Тэ =40 мкс - время вычисления ЭФэфдля ЭВМ ЕС - 1065 (среднее);Т, =4 мкс - время вычисления ЭФпредлагаемым спецпроцессором(среднее).Подставив приведенные значения в формулу, получим ьП 3. Фактически рост производительности системы существенно меньше, так как значительную часть времени (до 507) ЦВМ загружена решением системных задач.