Устройство для преобразования временных интервалов в цифровой код

Своз Советских Социалистических РеспубликОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ нительное к авт. свид 2.05.75 (21) 2138546/1(22) Заявлен с присоедин (23) Приорит 1) М. Кл,е 604 7 10/О м заявкиГосударственный иомит Совета Министров ССС по делам иэооретений и открытий(45) Дата бликования описания 16.02,77 72) Автор изобретен кити) Заявитель 4) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ В ЦИФРОВОЙ КОД 5 Изобретение относится к области аналого-цифровых преобразователей и может быть использовано при измерении временных интервалов с выводом данных на элек- ронно-вычислительную машину.Известны устройства ( 2 для преобразования временных интервалов в цифровой код, в которых измеряемый интервал запоЛ- няется импульсами, число которых представляется в коде.Известно также устройство 11 для преобразования временных интервалов в цифровой код, содержащее блок запоминания, генератор опорного сигнала, блок коррекции, схему сравнения, индикатор совмещения, делитель частоты, вход которого объединен с входом блока коррекции и подключен к генератору опорного сигнала, статический регистр, входы которого соединены с выходами блока запоминания, а выходы - с входами схемы сравнения, выход которой подключен ко второму входу блока коррекции, сумматор, суммирующие входы которого подключены соответственно к выходам индикатора совмещения и блока эапоминания, вход которого в свою очередь подключен к выходу сумматора, программный блок, вход которого объединен с входом индикатора совмещения и подключен к выходу блока 5 коррекции, а выходы соответственно - кблоку запоминания делителю частоты и сумматору, причем входом устройства служит вход индикатора совмещения. Однако невоз-.можно измерить непосредственно величину 10 нестабильности временных интервалов, длительность которых может изменяться по слу случайному закону.Цель изобретения - расширение функциональных возможностей устройства. Для этого в него введен блок регистрации пределов нестабильности временных интервалов и дешифраторы чисел от "1" до "я", причем входы дешифраторов подключены к соответствующим разрядам делителя частоты, а вы- Оходы - к входам блока регистрации пределов нестабильности временных интервалов, сигнальный вход которого объединен со входом устройства, входы установки начального состояния, начала отсчета и запрета эалиси соединены с соответствующими выхо5313.24т с.т 8:т 18 х Ьптг, 3и; 1,1 тЕс Гт.: .1. О 1 трнэ;11-С Гг т-1 тт 6 тт дами прэ 1 раммнэгэ блэка цру. ие вх.;: эбъединены с вхэдами статическэгэ регистра, а коцовые выходы подключены ко вторым Входам схемы сравненич, причем схема сравнения снабжена дополнительньн. КОДОВЫМ ВЫХОДОМ, СОЕДИНЕННЫМ С ДОПОЛнт 1- тельным кодовым входом сумматора.На григ. 1 представлена схема устройства измерения нестабильности вре:11 ен 1 ых интервалов; на фиг, 2 - схе уа гтэтроения бЛОКа рЕГИСтоацИИ ПтЭЕ тЕЛОВ 11 ЕСТабтттЬНОСТ 11 ИЗМЕРЯЕМЫХ ВРЕМЕННЫХ И 1 ТЕРВапон, ЕаРИа 1 Т. Число фМ " взято на примере равньь 1 10; на фиг. 3 - Времецые диаграммы сигналов в характерных Точках предлагаемой схемы блока регистрации пределов нестабильности измеряемых временных интервалов пояснякушие работу устройстват.;иг;1 алс ШИНак И ВЫХОД 1 Х;1 О Г 11 ттт: С 111 СЛЕ 11 И. тт. тт: тат Й ро г 1 С 11 р т и опОК .у корр ек 1 н и, К 1 рт.у"- мирователю подключены блок запоминания 9 т пр 01 Отау 1 11 ньтй 1 блок 3. 0 т су",1 ч Ор . и Ф111 ДИ 1 атэУ 12 СОВ 11 ЕЦ - 11 т 1 с, т.тт-,т-ОД Тоуэа 1 ПодСОЕдИНЕН КО ВХОду ДЕЛИТЕ 1:т т,ос тоты 3 и Одному Входу блока о коорекции, Разряды регистра 7 соецинень 1 с одт пми ЗХОДаМИ СХЕМЫ 6 СРаВНЕН 11 Ят ВЫХОД КОТОРОЙ 5 подключен ко второму входу блока 8, соеди- НЕННОГО СВОИМ ВЫХОДОМ С ПЕРВЫМ ВХОДОМ индикатора 12 совмещения и тактовым входом блока 10. Второй вход индикатора 12 подялючен к шине 13 источника измеряемых 4 р интервалов. Выходы блока 9 соединены со входами разрядов регистра 7 и со входом, сумматора 11, второй вход которого связан с выходом индикатора 12 совмещения. Выход сумматора 11 соединен со входами блока д запоминанич 9, а выходы блока 10 подключены к соответствующим входам блока 9, сумматора 11 и делителя частоты 3. Вхсды дешифраторов 4 подключены к соответствуощим разрядам делителя частоты 3, вы- ур ходы дешифраторов 4 - к одним входам блока 5 регистрации пределов нестабильности, сигнальный вход которого подсоединен к шине 13 источника. Входь 1 установки начального состоян; 11, начала отсчета и запрета записи Я блока 5 регистрации пределов нестабильности СОЕДИНЕНЬт С СООтВЕтотВУЮЩИМИ ВЫХОДаМИ блока 10;.,рттгие входы блока 5 Обуьедине 1Нпт Сгт ВКЭд, ИП тааряг 1 ОВ ОЕГИСТ,та 7 СЭЕдкненнь 1,111 с Выхода: 1 и блока 9, ."Од уь - Вьхо-фф соединены с кэ "Оными Вхэ,1 а.;:1. умматэоа11 т таЛ ОГтОНОЙ Частоты С ГЕНЕратора подается на регистр делителя частоты 3 формирователя 2. Командой с программного блока 3 0 устанавливается исходное 1 гловос состояние делителя Э и блока 5 рЕт.пстт.аттни 11 ОЕДЕЛОВ ."стаб 1.-ЬНЭСТИ Н Вьгхсдэв дешттвраторов 4 чисел ".1" до "1 т" выдаются строб-импульсы с длительностью равной периоду повторения импульсов с генератора 1 опорного сигнаЛа, а МОМЕНтЬт В 11 даЧИ СтрОб-.ИМПУЛЬСОВ СООТВ 8 ТСТВтЛОТ ГтОРЯДКОВОМт, ПО.1 ОГУУ П:1 нттЛЬ -ко.ц:, Входутоуэ сигт 11. - .; ппн 1 13КДК 11 М - Либо т:Ту.уоб-.11 тнутттЬСО.,1 С .;. 1:+Эуатэ -Зат 1 иса 11;1 Ь 1 т В Рг т 1 тт; т Ртут гр.", 1 СТВ ЛП 1 СОтт ттттт1 ым Г, , При Отоу.".ствии сигналов с источНИКа НДИНЫ 13 ИЗМЕряЕМЫХ И;тТЕрваЛО Кэдтпоступивший с блока 5 регисчрацп;., Пэе,. -СтаВЛяЕт СОбОй НЕПрЕрЫВНуЮ ГтэспздОВатЕЛЬ -ность двоич 1 ых си.,1 во.тов "С" с число. разРЯДОВ Такжа РаВНЬ 1 "И ", С Выкода СХЕ:,тыСттавненки Ног:ИЗВЭДЯтЦЕЙ Пооавттид.1 ОЕ СРазнение кодов, выходной сигнал при етом не выдается, При появлении входного сигналашины 13 строб-импульсы с определенных дешифраторов, несущие в себе информацию в виде символа "1", проходят епез блок 5 рег 1 страции на соэтвстствующий вход схеты б На Быкоц -уе,ть 1 б сравнснчя с разрядов, где произоцуло совпадение сигналов С ДВОИЧНЫМИ СИМВОЛа 11 И 1, форМИ,тувтся ВЫХОДНОЙ СИГ 1 ат 1 т КОТОРЫЙ ПостУ".1 ВЕТ В СМ - ттатор 3 1.СуН 1 нОПЕ : ЗТИ т СИ НВЛГ 1,т ттще;. Вазвяде кода, После етого новый Р:э;. - МИроваННЬ 11 КОД ИЗ Стт;Ьтат э т1 1 ттЕра В гт т 1 СЫВаЕтоя ПС КОМСт 1.ло НЗ бзоа 3.0 В бпгк .апоу 11 т 1 а.Ия 9 В" пи 1 отттт цт 1 1:1 -аогтВ ГЕГИСП р т,т т гММа Ггоо 3 .1 ЗапптСЫаетсЯ из блок 9 кэдт пэлУче:1 ьтй В ПРеды 533.124 6душем цикле измерений, Код изменяется От цикла к циклу до полного совпадения его с кодом, обратным поступающему с б;:ска 5, Причем все разряды кода в бл- ке запоминания 9, расположенные между двумя крайними разрядами с символом фО, с помощью блока 5 также приобретают символ "0". Этим самым подчеркиВается и Выделяется интервал Возможных значений нестабильных отрезков времени. При совмещении начала цикла работы фор", лирователя 2 с импульсом начала измеря емого интервала времени код, записанный, в регистр ;, полностью характеризует как минимальное, так и максимальное значение измеряемого Отрезка времени, а слсдовательно и интервал его нестабильности и может быть подан в индикатор отсчета. С дополнительного выхода блока 5 регистрации Выдается строб импульс, соответствующий по длительности величине интервала нестабильности.Совмещение нача;:;. цикла работы формирователя 2 с импульсом начала измеряемоГь интервала производится следующим обраВ начальном цикле совмещения цо команде из блока 0 в сумматор 11 записывается число, выраженное последовательностью двоичных символов "1" с количеством разрядов, равныл фК "11111. По, следующей команде из блока 10 эта инфор- мация и параллельном коде из "К" разрядов поступает в соответствующие разряды . памяти регистра 7 и блок 5 регистрации.На выходе блока 5 при последовательном опросе его строб-импульсами с дешифрато-: ра 4 по "Я" разрядам формируются сигна лы, следующие на соответствующие разрядам входы схемы 6 сравнения В виде кода 3.11111 из "И ф двоичных символов "1"Количество разрядов в регистре 7 и в , сумматоре 11 выполняется больше числа " К ", но символы "1" приобретают только "Я" смежных разрядов после записи кода. Остальные разряды наделяются символом "О", Со схемой 6 сравнения соединены только "К ф смежных разрядов регистра 7.Таким образом, после начала цикла сов, мещения на схеме 6 сравнения происходитсравнение кода 1 111 из " Кразрядов с устройства 5 регистрации с кодом вида .000 13 11000 с Кзначащими разрядами регистра 7. При несовпадении всех значащих разрядов сравниваемыхкодов друд с другом вследствие их относительного сдвига с выхода схемы 5 сравнения вида- ется сигнал. Сигнал формируется в моментрегистрации первого несовпадения по раз-рядам и записывает 1 " в блок Ь коррекции. Записанная 1" считывается очередным импульсом с генератора 1, При этомгорлируется сигнал окончания формнр.:ог. Време.-,Ого интервада Опорног; с игнала).Сформированный сигна: поступает .а:индикатор 1, на второй Вход кото;.ОГО по.тупает Входчой сиГнал шины 13. При ы-.совпаденпи импульсов, Ограничивающих и: - .:.еряел 1 ын и сформированный Временные интевалы с индикатора 12 Выдается синал,ошибки в сумматор 11. В зависимости Отзнака Онибки код, записнный В слтО-=1 1сдигается В ту и 1 и иную сторон,ас.ее он переписывается по кол 1 анд. Нз о;,Ок",3.0 в блок запоминанияВ С.ЕД, , И ЦИКЛЕ 1.аОО.код изЯ " значаших разрНДОГ.1 3.СО СДВИГОМ, ПОЛУЧЕННЫЛ В ПРДЫДУ.: 117 П"и совмещении чачала цикла раооть 1 .: :",1"роьателя 2 с импульсом начала нзл.еря:-.Могоинтервала сигнал ошибки в пндпк. торе 1 " совмещения не Вырабатывается .:. коррекцп.=. к, -да не производится. После этого и;:.:е;.Опо описанной ранее програмле,Предлагаемая Ынкциочадьная схел а,;.;ка регистрации прделов ;естабпльност.временных интервалов включает логич сксхемь 1 "И" 14-52, логические схел;ы "ИЛИ"53-83, триггеры памяти 84-93, формц.уюшие триггеры 94 и 95, логические схо:НЕ" 96 и 97, формирователь 98 сгнидаокончания временного интервала, ьчинь. сигналов с.дешийраторов чисел 99-108; шин3.3 входного сигнала, шину сигнала нач=- -ной установки 109 шину сигнал на.ал,.отсчета 110, шину входного сигнала "П -тервал нестабильности" 111, шинн Выходно,Го кола 112-121, шины входного кодазапоминающего устройства 122-1 .17:нсигнала запрета записи:132,С выходов дешифраторов чисел От "1"до по шинам 99-108 на устройство поступают строб-импульсы с длительностью равной периоду повторения импульсов с генератора опорного сигнала а моменты выДачи стробимпульсов совпадают с познцияи опорных импульсов соответственно ихпорядковому номеру. Эти строб-импульсыИ подаются на входы соответствуляцнх логических схем И 14-23, 24-31, 32-40 илогической схемы "ИЛИ" 83, СовокупностьВременных интервалов, выделяемых стробимчульсами с шин 99-108 за один цикл измерения, образует рабочую область устройства регистрации. Местоположение входного сигнала шины 13 должно быть в пре делах рабочей области устройства, 3 а пределами этой области устройство регистра- ции не выполняет своих функций.При появлении входного сигнала шины 13 на входе формирователя 98 с выхода этого формирователя выдается сигнал, временная позиция которого соответствует моменту окончания входного сигнала шины 13, Этот сигнал, сформированный по амплитуде и длительности, подводится ко вторым входам схем "И" 14-23 через соответствующие схемы "ИЛИф 53-62. При этом срабатывает одна или две смежные схемы фИ" 14-23. Причем только одна схема фИф из группы 14-Д 3 срабатывает при совпадении сигнала с формирователя 98 со строб-импульсом шин 99-108 одного из дешифраторов, а две смежные схемы "И" могут сработать при попадении сигнала с формирователя 98 на границу между смежными строб- импульсами, С выходов схем фИ" 14-23 сигналы поступают через схемы фИЛИф 63-72 на единичные входы триггеров памя- ти 84-93, переключая их в единичные состояния. Триггеры памяти 84-93 запоминают моменты окончания входньи сигналов шины 13 относительно шины сигнала начала отсчета 110, Если сигнал с выхода формирователя 98 проходит через две смежные схемы "Иф из группы 14-23, в единичные состояния переключаются два соответствуюших триггера памяти из группы 84- 83. Исходное состояние триггеров 84-93- нулевое, Оно задается сигналом начальной установки 109, поступающим на нулевые входы триггеров памяти в начальный момент работы. устройства по команде из программного блока. Триггерам памяти 84- 93 присвоены разряды, которые обладают весом соответственно своему функциональному положению. Расположение триггеров памяти в порядке возрастания веса разрядов следующее: 84, 85, 86, 87, 88, 89, 80, 81., 92, 83, Самый младший разряд 84, самый старший - 93, Соответственно разрядам их веса следующие 1, 2, 3, 4, 5, 6, 7, 8, 9, 10. Каждый из триггеров памяти 84-93 с момента переключения в единичное состояние выдает через схемы фИЛИф 53-62 разрешаюпгие сигналы на соответствующие схемы фИф 14-23, разрешая прохождение строб-импульсов с шин 99-108 даже при отсутствии входных сигналов шины 13 в текущем и последующих циклах работы. Кроме того, с выхода триггеров памяти 84-83 вьгдаются:а) сигналы, поступающие на входы схеМ И" 32-40, соответственно разрядам памяти, с единичных выходов триггеров па мяти 84-92. При переключении триггеров ; 84-92 в единичные состояния эти сигналы являются разрешающими, а при нулевом состоянии триггеров - запрещающими;б) сигналы, поступающие с нулевых вы 124 8ходов триггеров памяти 85-93 через схемы "ИЛИф 73-80 или непосредственно навторые входы схем фИ" 32-40.Эти сигналы являются для схем "Ифб32-40 разрешающими при нулевом состоянии соответствующих триггеров памяти85-93, а при переключении их в единичныесостояния - запрещающими. На третьи входы схем "И" 32-40 поступают соответ:твенно разрядам памяти строб-импульсыс шин 99-107,Таким образом, в исходном нулевом состоянии триггеров 85-93 выходные сигналы, поступающие с их нулевых выходов через схемы фИЛИ" 73-80 или непосредствен 15 но на вторые входы схем "Иф 32-40 являются разрешающими для этих схем фИ", нос момента переключения любого из триггеров 85-93 в единичное состояние выходнойсигнал с него становится запрешаюшим,ф причем только для тех схем фИф, которыесоответствуют всем более младшим разрядам триггеров памяти по отношению к перйключаюшемуся в единичное состояние.С каждым циклом работьг устройстваМ происходит запоминание и накопление информации о временном положении конца входного сигнала шины 13 относительно шинысигнала начала отсчета 110, т.е, происходит поиск и определение максимального и30 минимального отклонений положения концавходного сигнала шин 13 относительно шины сигнала начала отсчета 110. Следовательно, с течением времени определяютсякрайние младший и старший разряды триг3 геров памяти, переключившихся в единичныеостояния,Эти крайние триггеры и являются определяющими при формировании и регистрациипределов нестабильности временного полоф жения конца входного сигнала шицы 13относительно шины начала отсчета 110формирование пределов нестабильностивременных интервалов производится с первого цикла работы устройства и протекает 45 непрерывно в каждом последующем циклеработы. Процесс поиска с каждым цикломработы приближает сформированные пределынестабильности временных интервалов до установившегося значения.Сигнал с выхода из схем фИф 14-23, соответствующей самому младшему разряду триггеров памяти 84-83 из всех переключившихся в единичные состояния, проходит через схему фИЛИф 82 на единичный вход триггера 95 и переключает его в единичное состояние.Триггер памяти самого старшего разряда из всех переключившихся в единичные состояния, выдает запрещающий сигнал че1124 10 б В б 29 э ЗО Эб У40 4 6 Ф бб Ю 9. 53 рез схемы ФИЛИ" 73-80 или непосредственно на вторые входы схем фИ" 32-40, соответствующие всем более младшим раз рядам. Одновременно с этого триггера выдается разрешающий сигнал на соответствующую данному разряду схему "Иф 32-40, через которую с момента переключения триггера в единичное состояние проходит строб-импульс, соответствующий этому раз ряду памяти, и через схему "ИЛИ" 81, схему фНЕф 96 поступает на единичный вход триггера 94, переключая его в единичное состояние. Сигнал, соответствующий старшему разряду памяти, проходит на вход схемы "ИЛИ" 81 непосредственно с выхода схемы "И" 23.В исходное нулевое состояние триггеры 94 и 95 переключаются сигналами шины начала отсчета 110, подаваемыми на нулевые входы триггеров. В этом состоянии с единичного выхода триггера 94 на один вход схемы фИф 41 выдается разрешающий сигнал, а с нулевого выхода триггера 95 на другой вход схемы фИ" 41 - запрещающий сигнал. При переключении триггеров 94 и 95 в единичные состояния с триггера 94 на вход схемы фИф 41 выдается запрещающий сигнал, а с триггера 95 - разрешающий, Таким образом, на. ыходе схемы фИф 41 формируется сигна пины 111, определяющий своей длительь: стью пределы нестабильности временного положения конца входного сигнала шины 13 относительно шины сигнала начала отсчета 110. Схема фНЕф 96 переключает триггер 94 в единичное состояние задним фрон том сигнала, прошедшего через схему "ИЛИ 81. Это необходимо для того, чтобы сформировать верхний, максимальный предел нестабильности на позиции первого тактового импульса, следующего с генератора опорного сигнала по окончании сигнала с формирователя 98 с максимальным выявленным отклонением относительно сигнала начала отсчета 110 в текущем цикле измерений.Преобразование временных интервалов в код происходит следующим образом.Если некоторые из триггеров памяти 82-93 между крайними младшим,и старшим разрядами триггеров, переключившимися в единичное состояние, не переведены в единичные состояния входным сигналом шины 13, то, поскольку они входят в пределы нестабильности измеряемых временных интер алов, эти триггеры также переключаются в указанные состояния с помощью схемы формирования кода, состоящей из схем фИф 24-31, 42 схемы фНЕ" 97 и схемы "ИЛИ" 83.На входы схемы фИЛИ 83 подаются строб-импульсы с шин 100-107, т.е. все сигналы с дешифраторов чисел, кроме сигналов с дешифратора числа "1 ф и числа ф Я" равны 10. С выхода схемы "ИЛИ" 83 эти сигналы поступают на один вход схемы фИф 42, на второй вход которой подаются через схему фИЛИ" 82 и схему фНЕф 97 сигналы с выходов схем фИф 14-23, а на третий вход подводится сигнал с выхода схемы фИф 41, соответствующий по длительности сформированным пределам нестабильности. Сигнал с выхода схемы "И" 42 подается на объединенные первые входы схем фИ" 24-31, на вторые входы которых подаются строб-импульсы с шин 100-107 соответственно. Выходы схем "И" 24-31 подключены через соответствующие схемы фИЛИф 64-71 к единичным входам триггеров памяти 85-92, Таким образом, в случае, если некоторые из триггеров памяти между крайними, переключившимися в единичные состояния, находятся в нулевом состоянии, то на выходе схемы "Иф 42 формируется сигнал, который, проходя через соответствующую схему И" 24-31 и фИЛИф 64-71, переключает эти триггеры в единичные состояния.Следовательно, код, зафиксированный в ячейках памяти устройства регистрации имеет вид, например, 0001111110, где общее число разрядов равно фц " равно 10, а серия "0" прерывается серией ф 1", определяющей пределы нестабильности измеряемого временного интервала. Код соответствующий вышеуказанному, но только в импульсном выражении, выдается на вы ход устройства регистрации параллельным кодом с выходов схем "И" 14-23 по соответствующим шинам выходного кода 112- 121. Информация в ячейках памяти устройства регистрации очищается сигналом шины начальной установки 109, а заносится по команде с программного устройства при измерении нескольких временных интервалов из запоминающего устройства по шинам кода 122-131, поступающего через схемы фИ" 43-52, схемы "ИЛИ" 63-72 на соответствующие триггеры памяти 84- 93. При этом сигнал, выдаваемый на объеди ные входы схем "И" 43-52 с шины сигнала запрета записи 132, является разрешающим. Сигнал запрета записи кода из запоминающего устройства в устройство регистрации выдается по шине 132 с программного устройства в определенные моменты времени. Например, при совмещении начала цикла работы формирующего устройства с импульсом начала измеряемого интервала времени в начальном цикле совмещения сразу же после записи в устройстве регистрации кода из11 53 серии И " симвэлов "3. с программного .устройства выдается сигнал запрета записи по шине 132. Это позволяет управлять кодом, записываемым в статический регистр из запоминающего устройства, не затрагн 1 вая кода, записанного в ячейках памяти блока регистрзиии пределов нестабильности Фарула изобретенияУстройство для преобразования времен-. ных интервалов в цифровой,код,. сэдержа" шее блок запоминания, генератор опорногэ сигнала, блок коррекции, схему сравнения, индикатор совмещения, делитель частоты, вход котэрэго объединен с входом блока коррекции и подключен к генератору опор-, ного сигнала, статический регистр, входы которого соединены с выходными алака запоминания, а выходы - с входами схемы сравнения, выход кэтэрой подключен к второму вхэпу блэка кэррекции,сумматор, суммирующие вхэлы кэтэоэгэ подключены соответственно к выходам индикзтсра сэвмещения и блока запоминаиия, вход которого, в свою очерепь подключен к выходу сумматора, програм мный блок, вход кэтэрогэ объединен с вхо- дом индикатора совмещения и подключен к выходу блока коррекции, а выходы соот. ьетственно - к блоку запоминания, дели 1124 12телы частоты и сумматору, причем входомустройства служит вход индикатора совмещения, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональныхвозможностей устройства,в него введеныблок регистрации пределов нестабильности:временных интервалов и дешифраторы чисег.от "1" до "й , причем входы дешифрато-ров подключены к соответствующим разрядам делителя частоты, а зыходы - к входам блока регистрации пределов нестабильности временных интервалов, сигнальныйвход которого объединен со входом устрой(. ства, входы установки начального состояния, начала отсчета и запрета записи сое-,ф дннены с соответствующими выходами про-,граммнэ го блока, другие вхэды эбъединены с входами статического регистра, акодовые выходы подключены:.о вторымвходам сравнения, причем схема сравненияМ снабжена дополнительным кодовым выходом соединенным с дополнительным кодовым входом сумматора.Источники информации, принятые во внимание при экспертизыФВ 1. Авторское свидетельство "ССР531124 Составителор О. Филиппова Техред Н. ь В. МитрАндр ейчук в ект нов исноенистров С та Сове ткрытиишская наб.,5 лиал ППП Патент", г. Ужгород", ул ктна 5402/125 НИИПИ Госуд по 11303Тираж 575 твенного комите лам изобретений Москва, Ж,