Устройство для предварительной обработки информации

(505 6 06 Р 3/О ЕНТНОЕ ОМСТВО СССР ПАТЕНТ СССР) САНИЕ ИЗОБРЕТЕНИЯ 2 2)4945091/24 ) 13.06.91 ) ЗО.О 8.93, Бюл. М 32 ) Киевский политехнический институт им. летия Великой Октябрьской социалистикой революции ) В.Н,Калина и А.А.Мусайлян ) Авторское свидетельство СССР 924672, кл, 8 05 В 19/18, 1979.Авторское свидетельство СССР 1062684, кл. 6 06 Р 3/05, 1982,У 7(54) УСТРОЙСТВО ДЛЯ ПРЕДВАРИТЕЛЬ-НОЙ ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к области вычислительной техники и может быть использовано при проведении отладки и испытании измерительных и управляющих систем, а также в различного рода имитаторах и тренажерах, работающих в комплексе с электронной вычислительной машиной. Цель изобретения - повышение надежности работы устройства за счет исключения воз1837274 10 20 25 30 40 можности считывания ложной информации, Устройство содержит блок ввода 1, блок памяти 3, счетчик времени 4, арифметический блок 5, шифратор 10, элемент задержки 11, коммутатор 12 и генератор опорной частоты 13. Новыми в устройстве являются дополнительные элементы задеркки 14, регистр 15 и элемент И 16. Положительный эффект Устройство относится к области вычислительной техники и может быть использо" вано при проведении отладки испытании измерительных и управляющих систем, а также в различного типа имитаторах и тренажерах, работающих в комплексе с электронной вычислительной машиной (ЭВМ).Целью изобретения является повышение надежности работы путем исключения ложных срабатываний из-за несинхронности работы отдельных блоков (счетчика времени, арифметического блока и элемента задержки),На фиг.1 представлена блок-схема устройства; на фиг,2 - временная диаграмма синхронизации работы блоков устройства; на фиг.3 - функциональная схема блока буферной памяти 2; на фиг.4 - функциональная схема блока памяти 3; на фиг.5 - схема делителя 6, на фиг,6 - схема элемента задержки 11; на фиг,7 - детализированный фрагмент схемы устройства, отражающий взаимодействие блока ввода 1, блока буферной памяти 2 и блока памяти 3 между собой и их связь с другими блоками устройства.Устройство содержит блок 1 ввода, блок 2 буферной памяти, блок 3 памяти, счетчик 4 времени, арифметический блок 5, включающий делитель 6, сумматоры 7 и 8, узел 9 умножения, шифратор 10, первый элемент 11 задержки, коммутатор 12, генератор 13 опорной частоты, второй элемент 14 задержки, регистр 15, элемент И 16, управляющий вход 17 устройства, информационный 18 и управляющий 19 выходы и информационный вход 20 устройства.Блок 2 буферной памяти (фиг,3) предназначен для записи информационного кадра независимо от наличия или отсутствия запросов от ЭВМ, Блок 2 содержит в своем составе набор регистров 21 в количестве и, определяемом размерами информационного кадра. В данном варианте реализации устройства в качестве регистров 21 используются интегральные микросхемы типа К 45155 ИР 1 Запись информации в блок 2 буферной памяти осуществляется следующим достигается за счет фиксации значения текущего времени интервала интерполяции арифметическим блоком и выдачи ее через коммутатор, и за счет синхронизации во времени процессов переключения счетчика, Работы арифметического блока и выдачи информации через коммутатор. 7 ил,образом (фиг.7). Информация со входов 20 устройства в,момент времени, начало которого определяется сигналом запроса с выхода 19 устройства, поступает в блок ввода 1. В блоке 1 часть информационных разрядов через блок усилителей 22 поступает параллельно на все информационные входы регистров 21 блока 2 буферной памяти. Другая часть разрядов вместе со стробирующим сигналом поступает на дешифратор 23 блока 1, Каждый из выходов дешифратора 23 соединен с соответствующим стробирующим входом каждого из регистров 21 блока 2 буферной памяти. Таким образом, запись информации в блок 2 осуществляется со стороны внешнего источника путем последовательной установки информационных разрядов, поступающих на все регистры 21 и последующим формированием стробирующих сигналов дешифратором 23, индивидуальных для каждого регистра 21 блока 2. Порядок записи информации в регистры определяется со стороны внешнего источника кодами, поступающими на дешифратор 23 блока 1 ввода и может быть произвольным.Блок 3 памяти (фиг.4) предназначен для хранения и выдачи операндов на арифметический блок 5 передачи информации на элемент 11 задержки в момент времени, определяемый запросом от ЭВМ. Блок 3 содержит в своем составе набор регистров 24 и коммутаторов 25. Регистры 24 могут быть реализованы на микросхемах типа К 155 ИР 1, а коммутаторы - на микросхемах типа К 155 ЕП 2 или аналогичных. Управление записью/считыванием блока 3 памяти осуществляется следующим образом фиг.7). Информационные входы регистров блока 3 соединены с соответствующими выходами регистров блока 2 последовательно. Запись информации в регистры 24 блока 3 памяти осуществляется путем подачи стробирующего сигнала на все регистры 24 одновременно, Стробирующий сигнал формируется одним из выходов второй группы выходов шифратора 10. Перезапись информации с регистров блока буферной памяти 3 осуще 1837274ст ва щ сл ш гр ка та ст по эа 7 Количество каналов преобразования зависит не только от объема используемой памяти, а также разрядности шифратора и О коммутатора, определяющей возможностиадресации.В каждый момент времени в системехранится информация двух кадров - текущего и последующего, Текущий кадр содержит 5 коэффициенты К(ь 1).и К 1 начала и конца интервала интерполяции по всем каналам преобразования, величину интервала интерполяции т 1, общую для всего кадра (всех каналов преобразования), а также ве- О личины задержки выдачи сигнала, подобранные таким образом, чтобы задержка в получении ЭВМ информации в ответ на запрос соответствовала времени прохожде, ния ее через систему УСО, или любых других 5 систем преобразования информации.Причем но истечении интервала интерполяции предыдущего кадра начинается отсчет времени текущего кадра, а в систему вводится информация последующего кадра,ляется параллельно за один такт. Считыие информации из блока 3 памяти осутвляется по сигналам шифратора 10 дующим образом. Кад, формируемый фратором 10, поступает с его первой 5 ппы выходов через адресные входы бло памяти на управляющие входы коммуора 25, Коммутатор 25 (фиг.4) выполнен оенным, т.е. транслирует информацию трем параллельным каналам: на элемент 10 ержки 11 и две группы входов сумматора рифметического блока 5. Информация пр сутствует на выходах блока 3 памяти все вр мя, пока поступает данный адрес на вх д блока 3. 15Делитель 6 (фиг.5) осуществляет операци деления над операндами, поступающим на его первый и второй вхадьь Делитель 6 еализован на микросхеме постоянного за сминающего устройства типа КР 556 РТ 20 5 кс; 348.322 ТУ 5). Операнды (делимое и де итель), поступающие на первый и второй вх ды делителя 6 (фиг.1) поступают на соотве ствуощие группы адресных входов микрссхемы КР 556 РТ 5 (фиг,6). Суть данной 25 ре лизации заключается в том, что для огран ченного числа состояний, т.е. для небольш х по разрядности значений интервалов и терполяции, можно предварительно вычи лить возможные дискретные значения 30 р ультатав деления для различных операнд в и записать в постоянное запоминающееус райства.Элемент 11 задержки (фиг.6) имитирует за ержку прохождения информации через 35 с стему устройств связи с объектом (УСО) и о ределяет время задержки выдачи сигнала в тает на внешний запрос. Элемент 11 сод ржит счетчик 26, который может быть выи лнен на микросхеме К 155 ИЕ 7, 4 генератор 27 импульсов, элемент И 28, триггер 29 и инвертор 30. Работа элемента 11 з держки осуществляется следующим образ м. Со вторых информационных выходов б ака 3 памяти (см. фиг.4) на вход элемента 4 з держки 11 поступает код числа, сопров ждаемый стробируощим сигналом со втор х выходов шифратора 10. Счетчик 26 ( иг.6) в этот момент времени находится в р жиме параллельного занесения, т,к. на 5 е о управляющем режимами входе (кантакт 1 ) находится нулевой потенциал. Четырехр зрядный код с выходов блока памяти 3 и ступает на входы параллельного занесен я счетчика 26. Стробирующий сигнал от 5 б ока 10 поступает на синхровход триггера 2, устанавливая его прямой выход в един чное состояние. Единичный уровень сигн ласвыходатриггера 29 переключает счетчик 26 иэ режима параллельного занесения в режим счета и одновременно разблокирует элемент И 28, С приходом очередного импульса от генератора импульсов 27 начинается переключение счетчика 26. Процесс счета повторяется да тех пор, пока не исчерпается время задержки, заданное кадом, записанным в счетчик 26. При окончании счета на выходе счетчика 26 появляется сигнал переноса (заема), который,поступая на вход сброса триггера 29, устанавливает его выход в нулевое состояние, тем самым переключая счетчик в режим параллельного занесения для приема очередного кода задержки, и блокирует элемент И 28 для прохождения импульсов генератора 27, Этот же сигнал задержки через инвертор 30 поступает на выход элемента 11 задержки и далее на вход элемента И 16, Далее под управлением сигналов от Э ВМ вышеописанные процессы повторяютПринцип работы устройства основан на вычислении значения воспроизводимого сигнала в момент поступления запросов от ЭВМ на участке интерполяции, заданном кодами от начала, конца и длительности, При этом номер канала преобразования, момент времени вычисления значения сигнала и участок интерполяции, на котором проводится вычисление, определяются моментом поступления и содержанием запроса ЭВМ, совместно с которой функционирует устройство по соответствующим алгоритмам обмена и временной диаграмме.и таое обновление информации происходит независимо от наличия или отсутствия запросов от ЭВМ,Поскольку конец предыдущего кадра является началом последующего, то в последующем кадре отсутствует коэффициент начала интервала интерполяции.В исходном состоянии в блоке 3 памяти находятся коэффициенты Ко и К 1 всех каналов преобразования и соответствующие им величины задержек; величина интервала интерполяции первого кадра Г 1 занесена в делитель 6 и в счетчик 4,Информация второго кадра, т.е. коэффициенты Кз всех кадров преобразования, соответствующие величины задержек и величина интервала интерполяции второго кадра находятся в блоке 2,В начальный момент времени на управляющий вход 17 шифратора 10 поступает запрос от внешнего управляющего устройства (например, ЭВМ). По этому сигналу шифратор 10 вырабатывает соответствующий код, поступающий на вход блока 3, как адрес ячейки памяти, и на управляющий вход коммутатора 12 как номер канала. Значения коэффициентов, выбранные по адресам, сформированным шифратором 10, с выхода блока 3 поступают на сумматор 7. Кроме того, значение коэффициента Ко поступает на вход сумматора 8. Момент поступления значения 1 - текущего времени интервала интерполяции т на вход делителя 6 определяется временем задержки первого элемента 11 задержки, имитирующем задержку прохождения информации через систему УСО и определяющем время задержки выдачи сигнала в ответ на внешний запрос, По истечении времени задеркки на выходе элемента 11 задержки, выполненного на базе счетчика, появляется сигнал (фиг.2 е), поступающий на второй вход элемента И 16.,Как видно из временной диаграммы на фиг.2, импульсы генератора 13 опорной частоты (фиг,2 а) своим отрицательным фронтом осуществляют переключение счетчика 4 времени (на фиг.26 - д в качестве примера показаны выходы первых четырех разрядов счетчика 4). Стробирование элемента И 16 осуществляется положительным фронтом импульса генератора 13, Таким образом, после окончания переходных процессов при переключении счетчика 4 и времени на выходе элемента И 16 формируется сигнал (фиг,2 ж), по которому производится перезапись содержимого счетчика 4 в регистр 15 (фиг.2 з) и запускается второй элемент 14 задеркки (фиг.2 к),Значение 1- гекущего времени интервала интерполяции т, зафиксированное в регистре 15, поступает на вход делителя 6. Приэтом делитель 6 вырабатывает код т т, кото 5 рый поступает на вход узла 9 умнокения, надругой вход которого поступает разностьвида К 1 - Ко с выхода сумматора 7. Результатумнокения с выхода узла 9 поступает навход сумматора 8 и суммируется с коэффи 10 циентом Ко, поступающим на другой входсумматора 8, Полученное таким образомзначение сигнала в точке опроса в виде кодаХ = Ко+(К 1 Ко) т/7 с выхода сумматора 8(фиг.2 и) поступает на вход коммутатора 12,15 Время задержки второго элемента 14задержки выбирается чуть большим еремени срабатывания арифметического блока 5,чтоб обеспечить прохождение информациичерез коммутатор 12 после завершения пе 20 реходных процессов в арифметическом блоке Б. С выхода второго элемента 14задержки сигнал поступает на стробирующий вход коммутатора 12, на управляющемвходе которого установлен номер канала с25 выхода шифратора 10.Поскольку информация кадра сохраняется в памяти устройства неизменной доконца отработки интервала интерполяции,т.е, до заполнения счетчика 4, запрос от30 внешнего управляющего устройства можетбыть повторен по произвольному или прежнему каналу, и на выходе 18 коммутатора 12будут получены новые значения сигналов вточке опроса,35 По окончании заполнения счетчика 4формируется запрос очередного кадра информации, который с выхода 19 поступаетво внешний источник информации, По этому запросу на вход 20 блока 1 ввода инфор 40 мации от внешнего источника информациипоступают коды, соответствующие очередному кадру информации, и записывается вблок 2 буферной памяти. При этом коэффициенты и соответствукщие им величины за 45 деркек очередного кадра переписываютсяиз блока 2 в блок 3, а значение с выходаблока 2 поступает на вход делителя 6 и входсчетчика 4. В дальнейшем устройство функционирует в соответствии с вышеизложен 50 ным алгоритмом.Таким образом, за счет фиксации значения текущего времени с интервалаинтерполяции г в регистре 15 на время,необходимое для обработки информации55 арифметическим блоком 5 и выдачи ее черезкоммутатор 12 и за счет синхронизации вовремени процессов переключения счетчика4. работы блока 5 и выдачи через коммутатор 12 исключается возможность считыва 1837274ния ложной информации с устройства, чем с щественно повышается надежность его р боты, Формула изобретения Устройство для предварительной обраб тки информации, содержащее блок ввод, блок буферной памяти, блок памяти, счетчик времени, шифратор, первый элемент задержки, коммутатор, генератор о орной частоты и арифметический блок, к торый содержит делитель, первый и втор й сумматоры и узел умножения, причем и формационный вход блока ввода являетс информационным входом устройства, в ход блока ввода подключен к входу блока б ферной памяти, первый выход которого и дключен к информационному входу блока и мяти, первый информационный выход кот рого подключен,к входу первогои первом входу второго сумматоров, первый входелителя соединен с вторым выходом блока б ферной памяти и с информационным вход м счетчика времени, выход второго сумматора подключен к информационному в оду коммутатора, вход шифратора являетс управляющим входом устройства, перв й выход шифратора соединен с адресным в одом блока памяти и с управляющим входом коммутатора, информационный вход первого элемента задержки соединен с вторым информационным выходом блока памяти, выход коммутатора является информационным выходом устройства, так товый вход счетчика времени соединен свыходом генератора опорной частоты, управляющий выход счетчика времени является управляющим выходом устройства, входы узла умножения подключены соот ветственно к выходам первого сумматора иделителя, второй вход второго сумматора подключен к выходу узла умножения, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены вто рой элемент задержки, регистр и элемент И,первый вход которого соединен с выходом генератора опорной частоты, второй вход подключен к выходу первого элемента задержки, а выход соединен с входом второго 20 элемента задержки и стробирующим входом регистра, информационный вход которого соединен с информационным выходом счетчика времени, а выход соединен с вторым входом делителя, выход вто рого элемента задержки соединен состробирующим входом коммутатора, второй выход шифратора соединен со стробирующими входами блока памяти и первого элемента задержки.Ъ - м ф гГАУЗ САГАЛ САРГ ГЛг2 М/аР ФСоставитель В.КалинаТехред М. Моргентал Корректор С.Патруше Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5