Устройство для обработки изображений

(54) УСТРОЙСТВ БРАЖЕНИЙ ьютер, Гибкое прои90, с.112-119.идетельство СССР06 Р 15/62, 1983 -водстрото ОБРАБОТКИ И ны- блоГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(76) А.В.Горелов и Ы.В.Руцков Изобретение относится к технической кибернетике, в частности, к системам технической обработки изображения, Предложенноа техническое решение позволяет реализовать свертку в окне 5-5 элементов с коэффициентами, аппроксимирующими функцию Гаусса, а также выполнять операции клеточной логики в окне 3 - 3 элементов, в частности, предлагаемое устройство может быть использовано для низкочастотной фильтрации полутоновых иэображений и обработки бинарных препаратов операторами клеточной логики.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметика-логический узел, узел памяти, мультиплексор. причем выход генератора тактовых импульсов соединен со входами синхронизации операционного(57) Изобретение относится к технической кибернетике, в частности к системам технической обработки изображения, Цель изобретения - повышение быстродействия. Для достижения цели в устройство введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса. блок регистровой памяти, буфер данных и дешифратор адреса, а в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра. Умножитель-формирователь, сумматор и регистр- делитель, 1 з.п.ф-лы, 5 ил,блока и блока микропрограммного управления, управляющие выходы с первого по седьмой которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом оперативной памяти результата, вход управления записью-считыванием которой подключен к восьмому управляющему выходу блока микропрограммного управления, введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а арифметикологический узел содержит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информацион ми входами-выходами операционногока, регистра старта, четырех блоков оперативных памятей промежуточных сумм, блока оперативной памяти результата, блока регистровой памяти, входы управления записью-считывания и адресные входы которой соединены соответственно с девятым управляющим и адресным входами блока микропрограммногоуправления, управляющие выходы с десятого по тринадцатый которого подключены соответственно ко входам управления записью-считыванием четырех блоков оперативных памятей промежуточных сумм, четырнадцатый управляющий вход блока микропрограммного управления соединен со счетным входом. счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим выходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти результата и четырех блоков оперативных памятей промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен со входом управления записью регистра старта, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного управления подключен к управляющей входом шины устройства; в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера . фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формирователя, сумматора. регистра-делителя и регистра сдвига соединены со входом синхронизации операционного блока, первый и второй управляющие входы операционного блока соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второй информационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата, а выход подключен к параллельному информационному входу регистра-делителя и первому адресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен со входом сдвига регистра- делителя, последовательный информационный вход котОрого соединен с выходом узлапамяти. информационный вход которогоподключен к выходу мультиплексора и ин 10 формационному входу регистра сдвига, управляющий вход мультиплексора соединенс выходом счетчика, счетный вход которогосоединен с шестым управляющим входомоперационного блока, выходы регистра15 сдвига подключены ко второй группе информационных входов умножителя-формирователя, седьмой управляющий входоперационного блока подключен к управляющему входу регистра результата, выход ко 20 торого является выходом блока.Умножитель-формирователь содержитпервый и второй коммутаторы и три регистра сдвига, тактовые входы которых подключены к тактовому входу25 умножителя-формирователя, первый управляющий вход которого подключен к управляющим входам первого и второгокоммутаторов, первые информационныевходы которых подключены соответственно30 к последовательным выходам второго итретьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвигаобразуют вторую группу информационных35 входов умножителя-формирователя, выходы первого и второго коммутаторов подключены к входам сдвига вправосоответственно первого и второго регистров сдвига, последовательные выходы кото 40 рых подключены ко входам сдвига влевосоответственно второго и третьего регистров сдвига, параллельные вхоДы регистровсдвига образуют первую группу информационных входов умножителя-формирователя,45 выходы регистров сдвига образуют выходумножителя-формирователя.На фиг.1 представлена блок-схемапредлагаемого устройства; на фиг,2 и фиг,З- примеры конкретного конструктивногоЫ выполнения операционного блока и блокамикропрограммного управления; на фиг,4 ифиг,5 - блок-схема алгоритма работы устройства,Устройство содержит блоки 1,2,3,4 оперативной памяти промежуточных сумм,блок 5 оперативной памяти результата.счетчик 6 адреса, блок 7 регистровой памяти5 10 15 20 25 30 35 40 микропрограммного управления, генератор13 тактовых импульсов, канал 14 микроЭВМВМ РС.Операционный блок 9 (фиг.2) содержитрегистр 15 результата, арифметика-логический узел, включающий умножитель-Формирователь 16, сумматор 17 ирегистр-делитель 18, разупаковщик 19, узел20 памяти, регистр 21 номера фильтра.Разупаковщик 19 содержит мультиплексор 22, счетчик 23 йомера бита и регистр 24сдвига,Умножитель-формирователь 16 содержит первый и второй коммутаторы 25, первый, второй и третий регистры сдвига 26/1,26/2, 2 ИЗ.Блок 12 микропрограммного управления (фиг,З) содержит ПЗУ-контроллер 27,узел 28 старта выполнения операций, дешифратор 29. загрузки регистров, регистр 30команды. В качестве ПЗУ-контроллера 27может быть использовано устройство. описанное в книге Я.Чу "Органиэация ЭВМ имикропрограммирование" (изд. "Мир", М1975, стр.120, параграф 3.4,1., рис.3,7),Устройство. работает следующим образом,Перед началом работы по сигналу с дешифратора 11 адреса дешифратор 29 загрузки регистров вырабатывает сигналзаписи в регистр 30 команды, переводя ус-.тройство в один из двух режимов работы;свертка в окне 5-5 элементов или клеточнаяобработка,В режиме. свертки работа осуществляется следующим образом: по команде с дешифратора 29 данные через буфер 10поступают в регистр.8 старта, Одновременно с этим другим сигналом дешиФратор 29устанавливает в активное состояние узел 28старта, который представляет собой динамический Р-триггер, в результате на выходеузла старта устанавливается. уровень логической 1. По этому сигналу ПЗУ-контроллер. 27 переводится из состояния сброса в состояние формирования адресов микропрограммы, При этом ПЗУ-контроллер 27осуществляет выработку управляющих сигналов в соответствии с алгоритмом обработки полутонового иэображения,Изображение обрабатывается в режиме постоянного сканирования с вычислением в момент прихода по входнойинформационной шине очередного элемента изображения. Для выполнения свертки вокне 5-5 элементов необходимо осуществить перемножение соответствующей матрицы изображения с матрицейкоэффициентов, которая образуется путемперемножения соответствующих значений 1, 4, 6, 4, 1 по строкам и столбца .1, с последующим делением результата пеоемножения на сумму всех коэффициентов. Так как полученная матрица коэффициентов сепарабельна, достаточно произвести 5 ум оже. ний элементов строки на коэффицие.ты 1, 4, б, 4, 1 и полученные значения пром фжуточных сумм в 5 соседних строках умнокить на аналогичные коэффициенты, В целях уменьшения разрядности блоков 1-4 оперативной памяти применен способ с округлением промежуточных сумм с 12 разрядов до 8, Реализацию данного алгоритма осуществляют следующим образом.Первые 4 байта информации по команде с ПЗУ 27 последовательно заносятся в блок 7 регистровой памяти, осуществляя тем самым первоначальную установку регистров блока 7, после чего блок. микроп рограммного управления переходит к выполнению основной программы обработки. ПЗУ 27 вырабатывает адрес и сигнал считывания первого регистра блока 7. Данные из этого регистра поступают на вход умножителяформирователя 16, где умножаются на коэфФициент 1, Умножитель-формирователь работает следующим образом, Данные через шину данных поступают на входы параллельной загрузки сдвиговых регистров 26, Причем входы разведены так, что информация при записи умножается на 2. Деление на 2 или умножение на 2 осуществляется путем. сдвига информации вправо или влево на 1 разряд, Если необходимо получить коэффициент умножения 1 сдвиг осуществляется на один разряд вправо. При получении коэффициента 4 сдвиг осуществляется влево через коммутаторы 25, которые обеспечивают формирование окна при работе в бинарном режиме. Таким образом, получается умножение на 1, 4,6 (4+2). Данные,умноженные на коэффициент 1, пройдя через сумматор 17 поступает в регистр 18,Данные из второго регистра блока 7 поступают в умножитель-Формирователь 16 с одновременной перезаписью в первый регистр блока 7, Эти данные в умножителеформирователе 16 умножаются на коэффициент 4 и,досуммируются к содержимому регистра 18. Данные с третьего регистра блока 7 поступают в умножитель-Формирователь 16 с одновременной перезаписью во второй регистр блока 7. Содержимое регистра умножителя-формирователя 16 умножается на 2 и досуммируется к содержимому регистра 18, Эти же данные умножаются на 4 и также досуммируются к содержимому регистра 18, чем обеспечивается умножение соответствующих данных на коэффициент 6, Данные с четвертого ре 183669315 20 35 40 45 50 55 гистра блока 7 поступают в умножительформирователь 16 с одновременной перезаписью в третий регистр блока 7. Содержимое умножителя-формирователя 16 умножается на 4 и досуммируется с содержанием регистра 18. Данные с регистра старта 8 поступают в умножитель-формирователь 16 с одновременной. перезаписью в четвертый регистр блошка 7, Данные в умно- жителе-формирователе 18 умножаются на 1 и досуммируются к содержимому регистра 18. В результате чего происходит сдвиг элементов строки в блоке 7; осуществляя продвижение окна вдоль строки. Содержимое регистра 18 делится на 16 путем сдвига на 4 разряда вправо и по сигналу с ПЗУ 27 записывается в регистр 15 результата, Таким образом регистр 15 содержит промежуточную сумму текущей строки,После проведения операций по строке, осуществляется обработка промежуточных сумм, полученных при обработке предыдущих строк. Для этого блок 12 вырабатывает управляющие сигналы на блоки оперативной памяти промежуточных сумм, по кото. рым данные из оператирной памяти поступают на умножитель-формирователь 16, умножаются на 1 и досуммируются к содержимому регистра 18, который уже содержит промежуточную сумму текущей строки. Данные из блока 2 поступают в умножитель-формирователь 16 и одновремен.но с этим блок 12 обеспечивает их перезапись в блок 1. Эти данные умножаются на 4 и досуммируются к содержимому регистра 18, обеспечивая тем самым умножение на 6, Данные из блока 4 поступают в умножитель-формирователь 16 с одновременной перезаписью в блок 3, Эти данные умножаются на 4 и досуммируются к содержимому регистра 18, Данные из регистра 15 записываются в блок 4, тем самым завершая сдвиг формируемого окна на одну строку вниз.После проведения этих операций данные в регистре 18 делятся на 16 путем сдвига на 4 и по командам с ПЗУ 27 через регистр 15 поступают в блок 5. После чего по сигналу с ПЗУ-контроллера 27 происходит увеличение счетчика адреса 6 на 1 с одновременным сбросом узла 28 в исходное состояние, подготавливая тем самым устройство к приему следующего элемента строки, После загрузки последнего элемента строки в регистр 30 по сигналу с дешифратора 29 заносится команда считывания результата, По этому же сигналу обнуляется счетчик адреса 6 и данные из блока 5 могут быть считаны микроЭВМ; Обработка всего кадра изображения производится строка за строкой по алгоритму, описанному выше. В рекиме бинарной обработки устройство выполняет операции морфологической логики в окне 3 - 3 элемента с применением табличного метода получения результата, который состоит в том, что из элементов изобракения формируется девятиразрядный адрес таблицы фильтров, записанной в узел памяти, и выбранные из таблицы данные являются откликом на окружение центральной точки.,Для увеличения быстродействия в качестве входной информации используетсябинарное изображение, побитно упакованное в байт,В режиме бинарной обработки изображения устройство осуществляет работу следующим образом. По сигналу с дешифратора 11 дешифратор 29 выполняет запись бинарной информации с канала микроЭВМ 14 через буфер 10 в регистр 8 старта одновременно с этим по сигналу с дешифратора 29 устанавливается узел 23 старта в активное состояние, разрешая тем самым выработку управляющих сигналов с ПЗУконтроллера 27. После этого контроллер 27 вырабатываетуправляющие сигналы в соответствии с алгоритмом бинарной обработки. Данный алгоритм заключается в том, что.все изображение сканируется окном 3-3 элемента и определяется окружение центральной точки окна, Из сформированного. окна формируется 9-ти разрядный адрес таблицы фильтра, отклик которой является новым значением текущей точки в обработанном изображении. В соответствии с алгоритмом по сигналам с ПЗУ-контроллера 27 данные из блока 1 поступают на разупаковщик 19, который функционирует следующим образом. Байт данных текущей строки обрабатываемого изображения поступает на мультиплексор 22 разупаковщика, где происходит выбор бита информации в соответствии с состоянием счетчика 23, который определяет положение бита в байте. Полученный результат по тактовому импульсу вдвигается в регистр 24. После этого на вход мультиплексора поступает байт данных предыдущей строки и выбирается аналогичный бит информации. После поступления байта третьей строки в регистре 24 содержится информация аб окружении точки в текущей позиции, которая поступает в умно- житель-формирователь 16 с одновременным увеличением счетчика 23 на 1 по модулю 7, Таким образом, после поступления информации из блока 1 происходит выбор текущего бита изображения и сохранение его в регистре 24, Данные из блока 2 поступают на разупаковщик 19, где выбирается аналогичный бит информации и10 формации, который определен состоянием 15окна обработки и номером фильтра, задэва 20 счетчика б на единицу и установка очередного байта информации, Считывание обработанного изображения аналогично считысохраняется также в регистре 24. Данные из регистра 8 также поступают в регистр 24 через мультиплексор 22, После накопления информации о текущем столбце данные из регистра 24 вдвигаются через коммутаторы 25 в регистры 26 блока 16 с одновременным продвижением ранее накопленной информации. 8 результате чего блок 19 содержит информацию о текущем окне обработки, которая представляет собой 9-ти разрядный адрес таблицы бинарных фильтров. Этот адрес, пройдя через сумматор 17, поступает на адресные входы узла памяти 20, в результате чего на его выходе появляется бит инемым содержимым регистра 21, в которую заносится информация о номере страницы таблицы фильтра из канала 15 по сигналу с дешифратора 29, Этот бит вдвигается в регистр 18. После выполнения 8-ми тактов обработки в регистре 18 хранится упакованная информация текущего байта обработанного иэображения. Эта информация пройдя через регистр 15. сохраняется в блоке 5. Содержимое блока 2 переписывается в блок 1, а содержимое регистра 8 - в блок 2, После чего происходит увеличение ванию в предыдущем режиме. Формула изобретен и я 1. Устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметико-логический узел, узел памяти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного блока и блока микропрограммного управления, с первого по седьмой управляющие выходы которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом блока оперативной памяти результата, вход управления записью-считыванием которого подключен к восьмому управляющему выходу блока микропрограммного управления, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены четыре блока оперативной памяти промежуточных сумм, регистр старта. счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а 35 45 50 55 арифметика-логический узел соларкит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного блока регистра старта, с первого по четвертый блоков оперативной памяти промежуточных сумм, блока оперативной памяти результата. блока регистровой памяти, входы управления записью-считыванием и адресные входы последнего соединены соответственно с девятым управляющим и адресным выходами блока микропрограммного управления, с десятого по тринадцатый управляющие выходы которого подключены соответственно к входам уп равления записью-считыванием первого - четвертого блоков оперативной памяти промежуточных сумм, четырнадцатый управляющий выход блока микропрограммного управления соединен со счетным входом счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим выходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти результата и первого-четвертого блоков оперативной памяти промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен С входом управления записью регистра старта, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного управления подключен к входной управляющей шине устройства, в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формирователя, сумматора, регистра-делителя и регистра сдвига соединены с входом синхронизации операционного блока, первый и второй управляющие входы которого соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второйинформационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата, а выхОд подключен к параллельному информационному входу регистра-делителя и первому адресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен с входом сдвига регистра-делителя, последовательный информационный вход которого соединен с выходом узла памяти, информационный вход которого подключен к выходу мультиплексора и инФормационному входу регистра сдвига, управляющий вход мультиплексора соединен с выходом счетчика номера бита, счетный вход которого соединен с шестым управляющим входом операционного блока, выходы регистра сдвига подключены к второй группе информационных входов умножителя-формирователя, седьмой управляющий вход операционного блока подключен к управляющему входу регистра результата, выход которого является выходом операционного блока. 2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что умножитель-формирователь содержит первый и второй коммутаторы и трирегистра сдвига, тактовые входы которых5 подключены к тактовому входу умножителяформирователя, первый управляющий входкоторого подключен к управляющим входампервого и второго коммутаторов, первые информационные входы которых подключены10 к последовательным выходам соответственно второго и третьего регистров сдвига, вторые информационные входы коммутаторови последовательный вход третьего регистрасдвига образуют вторую группу информаци 15 онных входов умножителя-формирователя,выходы первого и второго коммутаторовподключены к входам сдвига влево соответственно первого и второго регистров сдвига, последовательные выходы которых20 подключены к входам сдвига вправо соответственно второго и третьего регистровсдвига, параллельные входы регистровсдвига образуют первую группу информационных входов умножителя-формирователя,25 выходы регистров сдвига образуют выходумножителя-формирователя, второй управляющий вход умножителя-формирователяподключен к входам задания режима первого, второго и третьего регистров30 сдвига,1836693 дачало ращеиМ Ьл ице 3 аницх ЗЬатю югРемита Зались ". юлидргаслР Ю Униреиенлт счелюю Ю 5 циарний уюеиие алераЮюй лайлы аещил лЛт 69 ЕМслзР 24 ление алеРави лаюялти.2 г.Фаеиие ееислюа 8 сру ,Оеги ерелисагислурЛ Фи ЗЬцгь нуенце ваиаиды Лрйе, чтеию пер ого ремисдраФ.еислЮфф лают ф фф Венце,ю 7 и ать Фргавф Ю" Веющее луюю рюеиаера Фесщррйю лаяви 5,леразодиеь мрцый регистр, укноваюе на Ф идвсрюи авве юайюеегислт жми аремеео ащстра реяроЬ 0, панам У, лерезалца Ф оюйод Рееислтр ртаяеиие тб, ауиииРаданце и содержимомуеиалра Э Юерлюга реаисараР 46 йгт 4 у ЩЮЮУ,дегиащр умиожещкмцройиие к а- ,ремщоа РР,ЖМИ УЕЛтРайР мт МФЮ ение иж/ОщчтлтАрлм 7ю мьюлиР а ИтсфмчтРРеаелтрст Р рееалтРа-у ЦРЯОЖЮЯЯ /Щ У ФЬЮ ю соЯржиио 78 чгаенце алерпоидав льчялти лв л" гисф илтис илт ю а мы Ми ЖЭЬ- лть дреецтр 781836693 Яелетlе регистра О на 7 би 3 ппцсь Ю регцслю 1 Х тние операачЬя памяп ц 1иноженце но 1 и досуттраээе х со 1 ержцюиу регисааО Чеченце Операпц ноц п 5 тась Ф операм юп 7 ь 4 ИОженце на сумицробанце к соое пггцслрд 78 фУРФо ржц Чптнце олерави 3 ноц ааиямцЮпртпий а оперпиц 6 нця лакяпь , имение на 4 ц Зсуммцроанж к сойжцмо урЪгцопра1 В венце опердвцнойлорятц 4ериапцсь 6 операрцбнуо ю- ль Ю, ВкуИмцроданое гГ со -. ржнмому регистра Ю иинояение ю 7 делеице содержимого реисащ тТ, перезапись содержимогоегюсюоа Ж 5 операоц 5 нувпамять Ф цсь содержимого регцщр Операщц 5 ную лоиять 5 ЯЛиценце юяцциа 6 оставитель Л, Логачеваехред М. Моргентал Ко тор Л. Ливринц а Тираж Подписноественного комитета по изобретениям и открытиям и 113035, Москва. Ж, Раушская наб 4/5 акаэ 3021 ВНИИПИ Госуд НТ СССР ул.Гагарина, 10 оизводственно-издательский комбинат "Патент", г, Уж