Устройство для умножения с накоплением комплексных чисел

(19) (11) 51) 5 С ОЬ Е 7/52 ГОСУДАРСТВЕННЬ 1ПО ИЗОБРЕТЕНИЯМПРИ П 1 НТ СССР ОМИТЕТОтнРытия ОПИСА ОБРЕТЕНЕЛЬСТВУ ики,Де д СССР6.01.88. ерацианияжения кде сис,ьство /52, 2 .П, 0 ммиро перемн авля с, ри ычи Изобретение относится к вычислильной технике и может быть исполь вычисли ение быс ункцина фиг, ия.и 1 и 2 иЗи 4 5-8 эле- омбинакоммутаи 24, элереальной(56) Авторское свидетел1"- 1509876, кл, 0 06 ЕСомотюк М.В Боюнонные устройства для спарных произведений икомплексных чисел, - Утемы и машины, М 3, 196(54) УСТРОЙСТВО ДИ УМНОЖЕНИК 01 ШЕНИЕМ КЯы П 1 ЕКСН 1 Х ЧИСЕ.зовано в специализированнь тельных системах,Цель изобретения - повышродействия,На фиг. 1 представлена йональная схема устройства;диаграмма сигналов управлеУстройство содержит блопамяти реальной части, блопамяти мнимой части, группментов И, сумматоры 9-12,ционные сдвигатели 13 и 14торы 15-22, элементы И 23мент И 1 И-НЕ 25, регистр 26части множителя, блок 27 срегистр 28 реальной части лительнои технике, может быть использовано в высокопроизводительных вычислительных системах в качестве сопроцессора и позволяет повысить бы;стродействие, Устройство содержитчетыре блока памяти для накоплениячастичных произведений реальных имнимых частей и операционную часть,состоящую из четырех сумматоров,коммутаторов, сдвигателей, Быстродействие достигается за счет двухэтапной векторной обработки массиваданных, 1 ервый этап включает векторную операцию образования в блокахмассива частичных произведений, навтором этапе получают результат путем векторной операции умножения исуммирования частичных произведений.2 ил,элемент 1 ШИ-НЕ 29, элемент ИЛ 30, регистр 31 мнимой части множимого, блок 32 совпадения, регистр 33 сдвига мнимой части множителя. Регистры 2 Ь и 28 являются регистрами сдвига, блоки 1-4 памяти - двухпортовые. Выходы регистра 28 соединены с первыми информационными входами коммутаторов 16 и 21, входы управления которых соединены между собой и с входами управления коммутаторов 17 и 20, которые являются первыми управляющими входами устройства (сигналы 0 ), вторыми управляюшими входами устройства являются соединенные вместе входы "Сдвиг-загрузка" регистров 26,28, 31 и 33 (сигнал Ь), входами реальЙ и мнимой частей множителей яв 3 1587230ляются инФормационные входы соответственно регистров 26 и 33, а входамиреальной и мнимой частей множимыхявляются инФормационные входы соответственно регистров 28 и 3 1, входыпоследовательного ввода данных устройства соединены с входами последовательного ввода данных регистра 28 ис шиной нулевого потенциала, а выходы соединены с первыми инФормационными входами коммутаторов 17 и 20,вторые инФормационные входы которыхсоединены соответственно с первыми инФормациоггньгми входами коммутаторов 1518 и 19, с выходами элементов И 5 и 8и с первыми входами в выхода блоков1 и 4 памяти, первые входы "Запись"которых соединены между собой и с выходом элемента 30 (сигнал Б), 20;вторые входы-выходы блоков 1 и 4являются выходами соответственно реальной и мнимой частей результатаустройства и соединены соответственно с выходами сумматоров 9 и 12, с 25первыми инФормационными входами эле -ментов б и 7, с вторьгми инФормацион -ными входами коммутаторов 16 и 21, атакже с первыми инФормационными вхо -дами коммутаторов 15 и 22, выходы которых соединены с первыми инФормационными входами ссответствеггно сумматоров 9 и 12 вторые инФормационныевходы которых соединены соответственно с третьими инФормационными входамикоммутаторов 16 и 21, с выходамиэлементов И 6 и 7 и с первыми входами-выходами блоков 2 и 3, первые входы "Запись" которых соединены междусобой и с. первым входом элемента 25,а также с третьим управляющим входомустройства (сигнал У), вторые вхо 1 оды "Запись" соединены между собой, спервым входом элемента ИЗП"-НЕ 29 и свыходом блока 27 совпадения (сиг -45нал Н, ); вторые входы-выходы блоков 2 й 3 памяти соединены соответственно с первыми инФормационнымивходами элементов И 5 и 8, с выходами сумматоров 10 и 11, с третьими50инФормационными входами коммутаторов 17 и 20, а также с вторыми инФормационными входами коммутаторов18 и 19, выходы которых соединены спервыми инФормационными входами соответственно сумматоров 10 и 11,вторые инФормационные входы которых,соединены соответственно с выходамисдвигателя 13 и с выходами коммутатора 20, а также с вторыми инФормационными входами сумматоров 9 и 12, третьи инФормационные входы которых соединсны соответственно с выходами коммутатора 16 и с. вьгходами сдвигателя 14, входы управления вторыми инФормационными входами сумматоров соединены между собой и с выходом элемента И 29 (сигнал Н ), входы блоков памяти пРабота" соединены между собой и с входами "Работа" сум - маторов 10 и 11, с первыми и вторыми входами "Чтение" блоков 1-4, с входами управления третьим состоянием выходов элементов И 5-8 и являются четвертым управляющим входом устройства. (сигнал Н), первыми адресными входами которого являются соединенные вместе вторые входы "Адрес" блока 1, первые входы "Адрес" блока 4, первые инфор - мационные входы блока 32 сравнения и мпадгиие выходных разрядов регистра 26 (сигнал Б,), стариий выходной разряд которого соединен с первым входом элемента 24 (сигнал Ь, ), выход которого соединен с входомСложение/вычитание" сумматора 11, с первым входом "Сложение/вычитание" сумматора 12, с первым входом "Сложение/вычитание" сумматора 9 (сигнал), второй вход Сложение/вьгчитание которого соединен с входом "Сложение/вычитание" сумматора 10 и с выходом элемента Ю 1 И-НЕ 25 (сигнал Ц ), второй вход которого соединен с выходом старшего разряда регистра 33 и с первым входом элемента И 23 (сигнал Б, ), выход которого соединен с вторым входомСложение/вычитание" сумматора 12 (сигнал Б,), а второй вход соединен с вторым входом элемента И 24, с входом управления третьим состоянием вьгходов регистров 26 и 33 и является пятым управляющим входом устройства (сигнал 01),вторыми адресными входами которого являются соединенные вместе мпадшие 1 выходных разрядов регистра 33, первые входы "Адрес" блока 1, вторые входы "Адрес" блока 4 и вторые информаггионшле входы блока 32 совпадений (сигнал 0 ), выход блока 32 соединен с вторым входом элемента И-НЕ 29 и с первым входом элемента И 11 И 30 (сигнал Б), второй вход которого соединен с вторыми инФормационными входами элементов И б и 7 и является шестым управляющим входом устройства(сигнал Б,), третьими адресными вхо- .дами которого являются соединенныевместе первые информационные входыблока 27 совпадений, первые входы"Адрес" блока 2 и вторые входы "Адрес" блока 3 (сигналы 11 ), четверты -ми адресными входами являются соединенные вместе вторые информационныевходы блока 27, первые входы "Адрес"блока 3 памяти и вторые входы "Адрес" блока 2 памяти (сигнал 0),седьмым управляющим входом являютсясоединенные вместе вторые информационные входы элементов И 5 и 8, вторыевходы "Запись" блоков 1 и 4 и входыуправления коммутаторов 15, 18, 19 и22 (сигнал Б 1, а восьмыми управляющими входамй являются соединенныевместе входы "Сдвиг" сдвигателей 13и 14 (сигналы Б, ), информационныевходы которых соединены соответственно с выходами коммутатора 17 и с выходом коммутатора 21,Двухпортовые блоки 1-4 памяти адресуются независимо по своим первым ивторым входам "Адрес", причем первыевходы "Адрес", "Запись" и "Чтение"относятся к .первым входам-выходам,вторые - к вторым входам-выходам имогут быть построены на элементах1802 ИР 1. Группы элементов И 5-8 могут быть построены на элементах531 ЛА 17, сумматоры 9-12 должныиметь входные регистры и могут бытьпостроены на элементах 1802 ИМ 1,Комбинационные сдвигатели 13 и 14могут быть построены на элементах531 ИР 21, регистры 26,28,3 1 и 33на элементах 533 ИР 16, схемы 27 и32 совпадения - на элементах 531СП 1 (задействован выход А-В),На Фиг. 2 показаны диаграммы сигналов на соответствующих адресных иуправляющих входах устройства, а также на входах управления блоков, входящих в состав устройства:запись в блоки памяти 14разрешается уровнем логической "1"(си налы ау ю 0 мэюф 11 О)чтение их блоков 1, 4 памятиразрешается уровнем логической "1"(сигнал Б С);разрешение перевода в активноесостояние выходов элементов 58и сумматоров 912 осуществляетсяуровнем логической "1" (сигнал Б);разрешение загрузки информацииво внутренние входные регистры сум 7230Устройство умножения с накоплением комплексных чисел работает следующим образом,маторов 912 осуществляетсяуровнем логической "1". (сигналы 11.,1 с фсложение числа на первых информационных входах сумматоров 9 и 12 счислом на их третьих информационныхвходах осуществляется по уровню логического "0" сигнала 11 вычитаЮ фние из числа на первых информационных входах числа на третьих информационных входах - по уровню логической "1" сигнала 11 . Управление опеИрацией на вторых информационных входах этих сумматоров, а также сумматоров 10 и 11 осуществляется аналогично сигналам Б , Бчисла на вторых информационныхвходах сумматоров 9 и 12 загружаются 20 в их входные регистры лишь в случаеравенства сигнала 16 уровню логической "1", в противном случае числа наэтих входах не оказывают влияния наработу сумматоров;25 отсутствию сдвига входной информации сдвигателями 13 и 14 соответствует код "001 (сигналы 13 1), сдвигуна один разряд влево - код "01", надва - "10", при этом освобождающиеся 30 разряды заполняются нулями;подключение первых информационныхвходов коммутаторов 15, 18, 19 и 22к их выходам осуществляется уровнемлогической 1 сигнала 0, вторыхинформационных входов - уровнем логического "0" этого сигнала;подключение первых информационных входов коммутаторов 16, 17, 20и 21 к их выходам соответствует код 4 01 (сигналы Б ) Вторьх информационных входов - код "10", третьихфф 11"Узагрузка информации в регистры26,28,31 и 33 разрешается уровнем 45 логического 0 сигнала Оз, сдвигуровнем логической "1";выходы регистров 26 и 33 переводятся в третье состояние уровнемлогического "0" сигнала У и актив 11ны при равенстве логической "1" этого сигнала;в случае равенства сигналов П иБ, 0 и 11 з сигналы Б с-и 0, равныуровню логического "0", в противном случае - уровню логической 551Реальная и мнимая части множины:, которые должны быть представлены в Дополнительном коде, загружаются соответственно в регистры 28 и 31 в5 1 падшие и разрядов, старшие и разрядов этих регистров заполняются знаком. Регистры 28 и 31 выполняют сдвиг влево сразу на 1 разрядов, при этом через последовательные входы анных этих регистров освобождающиеся разряды заполняются нулямиРеальная и мнимая части множителей, которые должны быть представлены в прямом коде, загружаются соответственно в регистры 26 и 33, причем в младше (и) разрядов этих регистров загружаются модули, в и-й разряд загружается нуль, а в (и+1) раз,ряд загружается знаковьй разряд. Регистры 26 и 33 выполняют сдвиг вправо сразу на 1 с разрядов, при этом зна-ковый разряд в сдвигах не участвует. ,Таким образом, модули реальной и мнимой частей множителей разбиваются нл М 1 с-раэряднх групп. Блоки 1 и 4 соей держат 21 ячеек памяти, блоки 2,3-2 ячеек Внепние устройства, подключаемые к первому и второму адресным входам устройства, должны обладать третьим состоявем на своих входах.Для правильной работы перед пер - вым (после включения питдния) обращением к устройству необходимо осуществить обнуление блоков 1. 4 памяти. Эта операция выполняется посредством "холостого пуска" устройства хотя бы для пары сомножителейе Работа устройства в этом режиме ничем не отличается от обычной его работь, поэтому не рассматривается, однако в дальнейшем предпопдгается, что "холостой пуск" выполнен,Для пояснения Функционирования .устройства на следующих этапах рассмотрим работу устройства на конкретном примере, Пусть и=81 с=4, количество сомножителей И=4, а массив операндов имеет вид::ннФН 1 еннреенин,е0,01100100 00100001,00000101.011000 50 нни 1 нн нРени рнен Ен.нине0.0000001 1.11111001.111110 1,111100,0000011 1),00000101.1111100 0.0000001 1 нинин 0,0000010 1.0010010,0000011 1.0100001 11 е рене Нтнрой Третн 0 Четиертне(точкой условно отделены знаковыеразряды, реальная и мнимая части множимых представлены в дополнительномкоде, множителей - в прямом).Работа устройства по вычислениюсуммы произведений пар комплексных чисел проходит в три этапа. Первый этап начинается установкой в " 1" СИГНаЛОВ У, П, И ее, ПОдаЧЕй На ВХО- ды "Сдвиг" сдвигателей 13 и 14 кода "00" (сигналы 01 ), кода "01" на входы управления коммутаторов 16, 17, 20 и 21 (сигналы П ) и одновре 7менной загрузки первой пары сомножителей в регистры 26,28,31 и 33. В первой половине этого и каждого следующ 1 его такта первого этапа работы устройства во входные регистры сумматоров 912 загружается содержимое регистров 28 и 31 и ячеек памяти блоков 1 и 4, ддреса которых задаются ипадшими 1 с выходными разрядами регистров 26 и 33, а во второй половине такта результат суммирования (вычитания) загружается в те же ячейки блоков 1 и 4, Чтение и запись в блоки 1 и 4 памяти (на втором этапе работы устройства - в блоки 1,4, памяти), перевод в активное состояние входов схем 58 и сумматоров 912, загрузка инФормации во входше регистры сумматоров 9 р12 осуществляется в соответствующие моменты времени общим тактирующим сигналом (не показан), Во втором такте сигнал 0 устанавлп 3вается в "1" и в конце этого такта ячейки памяти 1,4 блоков с адресами, определяемыми сдвинутыми разрядами регистров 26.и 33, будет загружен результат суммирования (вычитания) сдвинутого содержимого регистров 28 и 31 и чисел, хранившихся в этих ячейках до начала такта (сдвиг в регистрах 26,28,31 и 33 тдкже осуществляется общим тактирующим сигналом), В последуощих тактах первого этапа устройство работает аналогично, причем в случае равенствд адресов ячеек памяти па первых и вторых входах "Адрес" блоков 1 и 4 сигнал Ю е с выхода блока 32 устанавливается в "0", что обеспечивает запрещение записи инФормации по первым портам блоков 1 и 4. Суммирование в этом случае ведется только сумматорами 9 и 12 (сигнал П устанавливается в "1", разрешая загрузку инФормации по вторым входам сумматоров 9,12)Этим устраняется неопределенность, возникающая при записи различной информации в одну и ту же ячейку двухпортовых блоков 1,4 памяти Кроме того, для правильной работы устройства сигналы Пе, 0должны быть равными (на87230 10реса ячеек памяти блоков 1 и 4 (сигналы П Б,1) равны в каждом тактепервого цикла и пробегают значенияот 0 до 2 ". В конце каждого такта5 первого цикла по первым входам-выходам в использованные ячейки памятиблоков 1 и 4 загрУжаются нули. Вслучае равенства сигналов Би Псхемой 27 запрещается запись по вто 1 Орым входам-выходам блоков 2 и 3(сигнал П 1 устанавливается в 0),суммирование в этом случае ведетсясумматорами 9 и 12, а результаты загружаются по первым входам-выходамвблоки 2 и 3;Результатом работы устройства впервом цикле второго этапа являютсяновые, сформированные в блоках 2 и 3массивы сумм частичных произведений,размеры которых уменьшены в 2 17 разаа также обнуление блоков 1 и 4,Второй цикл (последний для данного примера, такты с 26 по 28 включительно) начинается установ 1 ой В 1сигнала И и в "0 сигнала П подачей кода "11" на входы управлениякоммутаторов 16, 17, 20 и 21 (сигналы П,) и кода "01" на входы "Сдвиг"сдвигателей 13 и 14. В этом цикле 30роль текущих множимых играет содержимое ячеек памяти блоков 2 и 3, ихадреса - роль множителей, которыеопять разбиваются пополам, Работаустройства во втором цикле аналогична работе в первом цикле за исключением того, что результаты суммирования накапливаются ь блоках 1 и 4.Сигналы Б, определяются младшими140 4 разрядами сигналов П и Бз сигна 9 15пример, нулю) на протяжении всегопервого этапа работы устройства (приэтом сигнал 0 равен "0" и нет записи по вторым входам-выходам в блоки 2 и 3). Для данного конкретногопримера первый этап включает 8 тактов, Диаграммы управляющих сигналовпредставлены на фиг. 2,Результатом работы устройства на1 тервом этапе является накопление вячейках памяти блоков 1 и 4 сумм частичных произведений, Для полученияконечного результата необходимо перемножить содержимое каждой ячейкина ее адрес и сложить полученные результаты. Это выполняется на второмэтапе работы устройства аналогичнымобразом.Второй этап работы устройствавключает в себя ряд циклон (для данного примера - два цикла). Первыйцикл(такты с 9 по 24 включительно)начинается установкой в "1" сигналов БП, в "011 сигналов Б, Б 9 и подачеихода "10" на входы управления коммутаторов 16,17,20 и 21 и "Сдвиг"сдвигателей 13,14 (сигналы П 7, Г, ),В этом цикле роль текущих множимыхиграет содержимое ячеек памяти блоков 1,4, их адреса играют роль множителей, которые разбиваются пополам, В первой половине первого и последующих тактов первого цикла вовходные регистры сумматоров 9 и 11загружается содержимое текущих ячеекпамяти блоков 1 и 4, адреса которыхопределяются сигналом П и ячеекпамяти блоков 2 и 3, адреса которых(сигналы О )определяются младшими1 с- разрядами сигналов Б,. Во второй половине такта результат суммирования загружается в те же ячейки памяти блоков 2 и 3. Аналогично, в первой половине каждого такта первого цикла во входные регистры сумматоров 10 и 12 загружается сдвинутое сдвигателями 13 и 14 на - разрядов1 с2влево содержимое ячеек памяти блоков 1 и 4, адреса которых "определяются сигналами Б , равными О, и ячеек памяти блоков 2 и 3, адреса которых (сигналы 11 З) определяются старшими 1 с2- разрядами кодов сигналов П П1 ф ф Во второй половине такта результат суммирования опять загружается в те же ячейки памяти блоков 2 и 3. Ад 1лы Б - старшими - разрядами сдви 4Угатели 13 и 14 осуществляют сдвиги1 с45 на 4 разрядов влево, а в конце цикласодержимое блоков 2 и 3 обнуляется.В остальных циклах второго этапа,число которых в общем случае зависитот выбранного Е, устройство работа ет аналогично. Размеры массивов частичных произведений, формируемых вблоках 1 и 4 или 2 и 3, убывают, Врезультате таких преобразований кконцу последнего цикла (в данном при мере уже к концу второго цикла) полу"чаются массивы, состоящие всего издвух элементов (в данном примере этьмассивы находятся в блоках 1 и 4),В ячейке памяти с единичным адресом11 158находится представленный в дополнительном коде результат вычислений,кОторый может быть снят с выходоврезультата устройства во второй половине последнего такта последнегоцйкла второго этапа работы устройства (в данном случае во второй полонине 28-го такта).Обнуление ячеек памяти блоков,г е к концу второго этапа находитсярезультат вычислений, т,е, подготонка устройства к работе с новымассивом операндов, происходит наретьем этапе, включающем в себя днатапа, В данном примере результатвычислений находится в блоках 1 и 4,поэтому третий этап начинается усановкой и "О" сигналон 13, 13 и 13,0,Сигналы 13, 1 могут находиться92произвольном состоянии, сигналы13 должны быть равны друг дру у (Фиг, 2, такты 29,30), В третьемэтапе устройство работает аналогично, В первом такте этапа (29-й такт)сигналы 13, равны нулю, поэтому обйуляются ячейки памяти блоков 1 и 4,нулевыми адресами, при этом для1 оддержания сигнала 13 в "1" сигналы 13 должны быть не.равны сигналам И (на Фиг. 2 для определенносфти они равны единице)Во второмтакте третьего этапа аналогично обнуляются ячейки с единичными адреса.ми, Если 1 с выбрано так, что к концу второго этапа результат находит:ся в блоках 2 и 3, то к началу третьего цикла н "О" устанавливаются сигалы 13 и 11 ф сигналы 1113 могут7 фбыть н произвольном состоянии, сигналы 13 13, должны быть равны другдругу В первом такте сигналы 13 и13 равны нулю, поэтому обнуляютсяячейки памяти блоков 2 и 3 с нулевыми адресами Во втором такте аналогично обнуляются ячейки с единичными адресами,. К концу третьего этапаустройство готово к работе с новымимассивами операндов, либо может бытьпереведено в режим "Ожидание", когдасигналы 13 и 13, 13 п 13 э попарно ранны друг другу сигналы ЦцБ 13 и установлены в "О", сигналы 13, 13 могут находиться в произвольном состоянии (Фиг. 2), Вэтом режиме в устройстве не выполняются никакими действия,Формула и з о б р е т е н и яУстройство для умножения с .накоплением комплексных чисел, содержащее7230 1 5 10 15 20 25 30 35 40 45 50 55 регистры реальной и мнимой частеймножимого, регистры реальной и мни-:мой частей множителя, первый и второй днухвходоные сумматоры, первый ивторой трехвходоные коммутаторы, выходы регистра реальной части множимого соединены с первыми информационными входами первого и второго трехвходоных коммутаторов, входы управления которых соединены с первымиуправляющими входами устройства;второй управляющий вход устройствасоединен с входом "Сдвиг-загрузка"регистров реальной и мнимой частеймножимого и множителя, входы реальной и мнимой частей множителей устройства соединены соответственно синФормационными входами регистровреальной и мнимой частей множителя,а входы реальной и мнимой частей множимых соединены с инФормационнымивходами соответственно регистровреальной и мнимой частей множимого,о т л и ч а ю щ е е с я тем, что, сцелью увеличения быстродействия приполучении суммы парных произведенийкомплексных чисел, введены первыйи второй двухпортовые блоки памятиреальной части, первый и второй двухпортовые блоки памяти мнимой части,первая, вторая, третья и четвертаягруппы элементов И, первый, второй,третий и четвертый двухвходоные коммутаторы, третий и четвертый трехнходоные коммутаторы, первый и второй блоки совпадения, первый и второй элементы И, первый и второй элементы ИЛИ-НЕ, элемент ИЛИ, входы последовательного ввода данных регистра мнимой части множимого соединены с входами последовательного ввода данных регистров реальной частимножимого и с шиной нулевого потенциала, а выходы регистра мнимой части соединены с первыми информационными входами третьего и четвертоготрехвходоных коммутаторов, входыуправления которых соединены с входами управления первого и второготрехнходовых коммутаторов и с первыми управляющими входами устройства,вторые инФормационные входы третьегои четвертого трехвходовых коммутаторов соединены соответственно с первыми инФормационными входами первого и второго двухвходовых коммутаторов, с выходами первой и второй группэлемента И, с первыми входами-выходами первых блоков памяти реальной и14ами второго комбинационного сдвигаеля, входы управления вторыми ин- ормационными входами, первого и втоого трехвходовых сумматоров соедиены с выходом второго элемента 1 И-НЕ, а входы "Работа" соединены с ходами "Работа" первого и второго вухвходовых сумматоров, с первым и торым входами "Чтение" первых и торых блоков памяти реальной и миной частей, с входами управления ретьим состоянием выходов первой, торой, третьей и четвертой групп лементов И, с четвертыми управляющивходами устройства, первые адресые входы которого соединены с втоыми входами "Адрес" первого блока амяти реальной части, первыми входа"Адрес" первого блока памяти миной части, с первыми информационнывходами второго блока совпадения младшими выходными разрядами региста реальной части множителя, выход таршего разряда которого соединен с ервым входом первого элемента И, выод которого соединен с входом "Слоение-вычитание" второго двухвходоого сумматора, с первым входом Сложение-вычитание" второго трех- одного сумматора и с первым вхом "Сложение-вычитание" первого ехвходового сумматора, второй входожение-вычитание" которого соедин с входом "Сложение-вычитание" рвого двухвходового сумматора и с ходом первого элемента ИЛИ-НЕ, орой вход которого соединен с выдом старшего разряда регистра мний части множителя и с первым вхом второго элемента И, выход котого соединен с вторым входом Слоние-вычитание" второго трехвходого сумматора, второй вход второго емента И соединен с вторым входом рвого элемента И, с входами управния третьим состоянием выходов рестров реальной и мнимой частей мнотеля и с пятым управляющим входом тройства, вторые адресные входы торого соединены с выходами младх разрядов регистра мнимой части ожителя, первыми входами "Адрес" рвого блока памяти реальной части, орыми входами "Адрес" первого блопамяти мнимой части и вторыми инмационными входами второго блока падения, выход которого соединен с рым входом второго элемента ИЛИ-НЕ 55ф 13 1587230мнимой частей, первые входы "Запись" д которых соединены с выходами элемен- т та ИЛИ, а вторые входы-выходы явля- ф ются выходами результата соответст- Р венно реальной и мнимой частей уст н ройства и соединены соответственно Ю с выходами первого и второго трехввходовых сумматоров, с первыми ин- д формационными входами третьей и чет- в вертой групп элементов И, с вторыми1 Овинформационными входами первого и м второго трехвходовых коммутаторов, с т первыми информационными входами в третьего и четвертого двухвходовых15экоммутаторов, выходы которых соеди- м иены с первыми информационными вхо- н дами соответственно первого и вто- Р рого трехвходовых сумматоров, вторыеи . информационные входы которых соеди О мииены соответственно с третьими инфор- м мационными входами первого и второго трехвходовых коммутаторов, выхо- и дами третьей и четвертой групп эле- Р ментов И с первыми входами выхода 25 с ми вторых блоков памяти реальной и пмнимой частей, первые входы Записьхкоторых соединены с первым входом ж первого элемента ИЛИ-НЕ и с третьимуправляющим входом устройства, вторые входы "Запись" вторых блоковвхпамяти реальной и мнимой частей сое- до динены с первым входом второго эле- тр мента ИЛИ-НЕ и с вьходом первого С блока совпадения, вторые входы-вы- не ходы блоков памяти реальной и мни пе мой частей соединены соответственно, вьс первыми информационными входами вт первой и второй групп элементов И, с хо выходами первого и второго двухвхо- мо довых сумматоров, с третьими инфор. - " до мационными входами третьего и чет- ро вертого трехвходовых коммутаторов и же с вторыми информационными входами во первого и второго двухвходовых ком- эл мутаторов, выходы которых соединены пе с первыми информационными входами ле соответственно первого и второго ги двухвходовых сумматоров, вторые информационные входы которых соединены ус соответственно с выходами первого ко комбинационного сдвигателя и с вы- ши ходами четвертого трехвходового ком- мн мутатора, а также с вторыми информапе ционными входами первого и второго вт трехвходовых сумматоров, третьи ин- а формационные входы которых соединены ор соответственно с выходами первого сов трехвходового коммутатора и с выхо- вто15 158 и с первым входом элемента ИЛИ, второй вход которого соединен с вторыми информационными входами третьей и четвертой групп элементов И и с шестым управляющим входом устройства, третьи адресные входы которого соединены с первыми информационными входами первого блока совпадения, с первыми входами "Адрес" второго блока памяти реальной части и вторыми входами "/дрес" второго блока памяти мнимой части, четвертые адресные вхоДы соединены вместе с вторыми информационньпя входами первого блока совпадения, с первыми входами "Адрес" второго блока памяти мнимой части и с вторыми входами "Адрес" второго бло7230 бка памяти реальной части, сельмой управляющий вход устройства соединен с вторыми информационными входами первой и второй групп элементов И, 51 г ффвторыми входами Запись первых блоков памяти реальной и мнимой частейи входами управления первого, второго, третьего и четвертого двухвходовых коммутаторов, восьмой управляющий вход устройства соединен с входами "Сдвиг" первого и второго комбинационных сдвигателей, информационные входы которых соединены соответственно с выходами третьего трехвходового коммутатора и с выходами второго трехвходового коммутатора,158 7230 актор В.Бугренко Заказ 2407 Тираж комитета по изобретениям и открытиям при ГКНТ СМосква, Ж, Раушская наб., д. 4/5 роизводственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 1 Государственно 11303