Устройство для подключения абонентов к магистрали эвм

(54) УСТРОЙСТВО ДЛ АБОНЕНТОВ К МАГИСТ (57) Изобретение о тельной технике и дить автоматическо воение адресов пер ствам. Устройство зировать аппаратнь Я ПОДКЛЮЧЕНИЯРАЛИ ЭВМ числиизвопристройимиитс в озволяет аппаратное ерийным у зволяет ми затраты ре зе На фиг, стройства иаграмма на бл вреок-схемаенная,и генеприн ед иг. 4ного за такт пус вой чаль инин; на процесса рации сиги фиг.5 - вр в ная диаграмма иг.б - схема на фиг 7ния; на фиг.8 на ульсоприсвоения адреформирователя и схема триггера ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТ Изобретение относится к вычислительной технике и может быть использовано для построения управляющих вычислительных систем с автоматическим присвоением адресов абонентов (периферийных устройств).Цель изобретения - сокращение аппаратурных затрат и расширение .класса решаемых задач путем автоматического присвоения адресов абонентов. сацию, повысить быс тр оде йс твие и помехоустойчивость адресации, присваивать периферийным устройствам индивидуальную область адресовЭто обес" печивается тем, что в устройство, содержащее блок управления адресацией, включающий в себя триггеры опроса и управления, формирователь импульсов, счетчик и элемент И, и и блоков присвоения адреса, каждый из которых состоит из элемента ИЛИ, счетчика адреса, регистра сдвига, элемента И и передатчика, введены в блок управления адресацией селектор адреса, формирователь импульса пучка, элемент И и интегратор, а в каждый блок прис-воения адреса - два элемента ИЛИ и ф элемент И-НЕ. 9 ил. 2 схема интегратора; на фиг.9 - схема сдвигового регистра.Устройство содержит процессор 1, к которому подключена магистраль 2, и блок 3 управления адресации, к ко" торому подключен у л 4 начального залуска и через тактовую линию 5 блоки 6 присвоения адреса, подключенные выходами к селекторам 7 адреса. Селекторы 7 адреса подключены к соответствующим периферийным устройствам (абонентам) 8. Опросные (цепочечные) входы и выходы блоков 3 и б соединены с помощью линии 9. В состав блока 3 Ъ управления адресацией входит формирователь 10 импульсов, подключенный к триггеру 11 опроса и счетчику 2, селектор 13 адреса устройства, зле мент И-НЕ 14, интегратор 15, узел 16управления, формирователь 17 импульса пуска и элемент И 18.В состав каждого блока 6 присвоения адреса входят три элемента ИЛИ19-21, подключенные к сдвиговому регистру 22, счетчик 23 адреса, элемент И 24, элемент И-НЕ 25 и передатчик (транслятор) 26.На чертежах показаны линии 27-43связи между элементами устройства.Формирователь 10 импульсов сброса(фиг.б) содержит магистральный передатчик 44, первый элемент задержки,состоящей из диода 45, резистора 46и конденсатора 47, элемент И 48, второй элемент задержки, состоящий издиода 49, резистора 50 и конденсатора 51, и элемент И 52.Триггер 16 управления (фиг.7) име ет два элемента НЕ 53 и 54, элементыИ-НЕ 55 и 56, элемент И 57 и КЯ-триггер 58.Интегратор 16 (фиг.8) содержитдиод 59, резистор 60, конденсатор 61 25и элемент И-НЕ 62.Сдвиговый регистр 22 (фиг.9) состоит из элемента НЕ 63 и триггеров64.1-64,К,Устройство работает следующим образом.При включении питания на схеме 4появляется высокий уровень. Этот сигнал запускает формирователь 10, который выдает отрицательные импульсыодновременно на тактовую линию 5(29)и линию 28 начальной установки. Этисигналы воздействуют на элементы ИЛИ19 всех блоков 6, на выходах которыхпоявляются низкие уровни, устанавли"вающие в состояниевсе триггерысдвиговых регистров 22 и обнуляютвсе счетчики 23,При этом на инвертирующих выходахвсех регистров 22 устанавливаютсянизкие уровни, а на неинвертирующихвысокие уровни. Высокий уровень с неинвертирующего выхода запрещает работу передатчиков 26 и разрешает работу элементов И-НЕ 25 и элементовИ 24, Сигнал с инвертирующего выхода.50открывает элементы ИЛИ 20 и они выдают низкий уровень на вторую информационную линию 32, В блоке 3 в этовремя триггер 11 устанавливается вединичное состояние выходным сигналом элемента И 18 по низкому уровнюна линии 28 по этому же сигналу обнуляется триггер 16. Кроме того,счетчик 12 обнуляется выходным сигналом формирователя 10, поступающими на линию 29. Длительность импульсов, выдаваемых формирователем 10, должна обеспечивать надежное приведениевсех схем блоков 6 висходное состояние. Практически это,время должно быть не меньше времени распространения сигнала по магистрали до последнего блока 6, что для магистрали длиной 100 м, учитывая, что задержка сигналов равна1 О нс/м, составляет1 мкс. По окончании необходимого промежутка времени формирователь 1 О снимает сигналы с магистрали 2 и тактовой линии 5 (линии 28 и 29).На выходах всех элементов И-НЕ 25 появляется низкий уровень, а на выходах элементов ИЛИ 20 - высокий. Эти сигналы также начинают распространяться по магистрали 2, поэтому для более надежной работы устройства не,обходимо положительный перепад, который поступает с формирователя .10 по линии 30 на вход триггера 11 после окончаний выдачи установочных сигналов задержать примерно на 1 мкс.Все магистральные линии совместно с передатчиками образуют схему ПРО" ВОДНОЕ ИЛИ, т.е. высокий уровень по этой линии появляется только тогда, когда все передатчики, соединенные с ней, установлены в состояние выдачи высокого уровня.Таким образом, процесс начальной установки заканчивается состоянием, когда все передатчики 26 закрыты; элементы ИЛИ 20, .И-НЕ 25 и 24 открыты, на тактовой линии 5 - высокий уровень, на линии 9 - высокий уровень, триггер 11 находится в единичном состоянии, счетчик 12 обнулен. Начало процесса адресации периферийных устройств 8 инициируется положительным перепадом, поступающим на триггер 11 с формирователя 10 с соответствующей задержкой (относительно снятия сигналов с тактовой 29 и установочной 28 линий магистрали 2). При этом триггер 11 обнуляется и открывает высоким уровнем с инверсного выхода элемент И-НЕ 14, а также разрешает работу интегратора 15 и счетчика 12 С неинвертирующего выхода триггера 11 на линию 9 выдается,Гнизкий уровень, Блоки 3 и 6 начинают вырабатывать импульсы на тактовую линию 5.5 1476481 еВ процессе генерации тактовых им- симально высоком уровне и изменяется пульсов принимают участие элементы с изменением, например длины магист- И-НЕ 14, триггер 16, элементы И-НЕ рали 2. С другой стороны тактовые 25 и ИЛИ 20, При этом вначале на вхо сигналы воспринимаются всеми блоками ды элемента И-НЕ 14 с выходов тригге 6, так как в формировании их прини"5ра .16 и триггера 11 поступает разре- мает участие самый удаленный блок 6. шающие сигналы (с высоким уровнем), В устройстве квитирование осуществчто приводит к появлению на линии 29 ляется по двум фронтам тактового сигнала низкого уровня, который рас-. 10 импульса, причем нет необходимости пространяясь по линии 5, запрещает . в установке на магистраль специаль- работу ранее открытых элементов И-НЕ ных заглушек, формируюпдх временную 25, разрешая работу элементов ИЛИ 20. диаграмму, что также является однимПосле того, как сигнал с линии 5 .от- из факторов, обеспечивающих достнжеЪ ж крывает элемент ИЛИ 20 (он ближе . 15 ние относительной конструктивной всех), на линии 32 устанавливается простоты предлагаемого устройства. низкий уровень. Элемент И-НЕ 25-1 за- Теперь рассмотрим собственно прокрывается, однако на линии 33 имеет- цесс присвоения адресов периферийным ся низкий уровень до тех пор, пока устройствам (фиг,5).не закроется последний элемент И-НЕ 20 После обнуления триггера 11 сиг-и, нал по линии 31 низким уровнем постуТаким образом, на первой информа- пает на вход первого блока 6-.1 и зационной линии 33 магистрали 2 уста- крывает элемент И 24-1 так, что на навливается высокий уровень, а на ли- входе счетчика 23-1 устанавливается нии 32 - низкий (только после того, 25 низкий уровень, по которому состоякак тактовый сигнал достигнет послед- ние счетчика 23-1 не изменяется (он него из блоков 6-и). По состоянию реагирует на положительный перепад). В.Н. (первая буква означает уровень Содержимое счетчика 23-1 остаетнапряжения на первой информационной ся нулевым, поскольку сигнал на лилинии 33 магистрали 2 (высокий), а З 0 нии 31 имеет низкий уровень на протя-: вторая - на второй информационной ли- жении всего цикла адресации периф 6 нии 32 (низкий) триггер 16 перехо- рийных устройств 8, Счетчики 23-2- дит в состояние запрета работы эле-и воспринимают тактовые импульсы, мента И-НЕ 14, что приводит к появле- поскольку элементы И 24-2-24-и открынию высокого уровня на линии 5, ко 35ты. Одновременно происходит сдвиг торый, распространяясь, закрывает нулевой информации в регистре 22-1- элемент ИЛИ 20 и разрешает работу так как элемент ИЛИ 21-1 открыт низэлементов И-НЕ 25. При этом сначала ким уровнем на линии 31. В то же : устанавливается состояние Н.Н., а время элементы ИЛИ 21-2-21-и закрыты затем, когда сигнал достигает послед О высокими уРовнями, поскольку транслянего блока 6-и, Н.В. которого 6 ратно торы 26 закрыты. Сдвиг информации в исходному. Состояние Н.В. первой 33 регистре 22 должен производиться по и второй 32 информационных линий пе- отрицательному перепаду на его входе, редачи переводит триггер 16 в состо- что обеспечивает режим работы схем яние разрешения работы элемента И-НЕ 14 адресации с повышенной помехоустой 45с выдачей на линию 5 низкого уровня. чивостью. Если это условие соблюдено, Это приводит сначала к появлению то информация на выходе соответствую- состояния Н.Н., а затем В.Н кото- щего регистра 22 -К появляется, когрое переводит триггер 15 в состояние да на тактовой линии 5 устанавливает- запрета работы элемента И-НЕ 14.50ся низкий уровень закрывающий элеТак происходит выработка последова- мент И 24 - (К +), т. е. сигнал, потельности импульсов на тактовой ли- ступающий низким уровнем по линиям 9 нии 5, причем частота следования этих после переключения последнего триггеимпульсов определяется параметрами ра сдвигового регистра 22-К лишь подсамого устройства, такими, как длина тверждает состояние элемента И 24 и55магистрали 2 и быстродействие эле- закрывает этот элемент до следующего ментной базы, на которой оно построе цикла адресации периферийных устно. Очевидно, что частота импульсов ройств 8, инициируемого из узла 4, автоматически поддерживается на ма" Если же переключение триггеров реги 1476481стров 22 происходит по положительному перепаду, то низкий уровень устанавливается на линии 9 и входе элемента 24-(К + 1) уже после того, как5появился высокий уровень на его тактовом входе, т.е. возможно ложноесрабатывание счетчика 23(К + 1) откороткого импульса, что связано стем, что приблизительно одновременнона входах элемента 24-(К + 1) имеется как положительный (тактовый вход)так и отрицательный.(цепочечный вход).,перепады напряжений,Исходя из приведенного можно так" 15же определить количество триггеров врегистре 22-К, например, одноадресного устройства. В этом случае цепочечный сигнал в линии 9 должен задержаться на один такт, чтобы в счетчик .2023- (К + 1) записалась на единицу большая информация, чем в счетчик 23-Кперед тем, как его вход отключится оттактовой линии 5 сигналом на цепочечной линии 9. В соответствиии с временной диаграммой (фиг.5) для этогонеобходимо иметь в составе сдвигового регистра 22-. К два триггера. Принеобходимости присваивать два адресарегистр 22-К должен состоять из трех 30триггеров, трех адресов и т.д. Очевидно, что если периферийное устройство 8 занимает И адресов, то егосдвиговый регистр 22 должен содержать3+1 триггер. Цепочечный сигнал служит для управления элементами ИЛИ 20и И-НЕ 25, Вначале на линии имеетсявысокий уровень, который разрешаетработу всех счетчиков 23. Блокируется только вход первого счетчика (с 40неинвертирующего выхода триггера 11).Работа всех сдвиговых регистров 22этим уровнем запрещена, Разрешена работа только сдвигового регистра22"1. По его заполнении с инвертирующего выхода (высоким уровнем) запрещается работа элемента ИЛИ 20-1, а снеинвертирующего (низким уровнем)запрещается работа элемента И-НЕ 25-.1и блокируется элемент И 24-1. Дажеесли на линии 31 появляется высокийуровень, счетчик адреса 23- заблокирован, Дачный процесс распространяется от одного блока 6-К к другому6-(К + 1), блокируя в соответствующие моменты счетчик 23"К. Если рассмотреть этот процесс в общем, то натактовой линии 5 существуют импульсыс соответствующей частотой, которые воздействуют на счетчики 23 до техпор, пока не появится низкий уровень .на цепочечном входе, который блокируетсчетчики и разрешает работу соответствующего сдвигового регистра 22-К,по заполнении которого цепочечный сигнал транслируется на следующий блок6-(К + 1); а элементы данного блокаИЛИ 20 и И-НЕ 25-К блокируются, т.е.запрещается выдача ими сигналов наинформационные линии 33 и 32 магистрали 2 (эквивалентно выдаче высокогоуровня на обе линии). Это значит, чтоблок 6-К, соответствующий адресному пе.риферийному устройству 8-К, полностьюблокируется, Повторный запуск еговозможен только по сигналам с формирователя 10, т.е, только при повторном запуске процессора 1. В это время интегратор 15, работа которого разрешена триггером 11, анализирует выходной сигнал триггера 16 так, что на его выходе появляется низкий уровень, если на входе достаточно долго находится высокий уровень (ситуация, которая возникает, когда все периферийные устройства 8 адресованы, т.е. заблокированы все элементы ИЛИ 20 и И-НЕ 25). В результате на линиях 33 и 32 появляется состояние В.В., которое не может перевести триггер 16 в состояние запрета выдачи тактового сигнала и на выходе триггера 16 достаточно долго существует высокий уровень. Выдержка времени, обеспечиваемая интегратором 15, должна быть того же порядка, что и длительность сигналов, выдаваемых формирователем 1 О на тактовую линию 5 и линию начальной установки, По низкому уровню с выхода интегратора 15 триггер 11 устанавливается в единичное состояние, снимая низкий уровень с цепочечной 9 и тактовой 5 линий. Одновременно выходной сигнал интегратора 15 переводит формирователь 17 в состояние разрешения работы процессора 1, который начинает работу с уже адресованными периферийными устройствами 8. При.необходимости процессор 1 может проверить размеры адресной области, распределенной между периферийными устройствами 8. Для этого он читает информацию из счетчика 12, обращаясь по адресу, занятому в селекторе 13, по выходному сигналу которого происходит выдача1476481 содержимого счетчика 12 в магистраль 2 процессора.Адрес, который присваивается селектору 13, может быть любым из области адресов периферийных устройств, он назначается разработчиком данного устройства. Содержимое счетчика 12, работа которого разрешается в тот интервал времени, когда триггер 11 обнулен, соответствует общему количеству синхроимпульсов, передавшихся па тактовой линии 5 за весь период адре= сации всех периферийных устройств 8, т.е. равно количеству адресов, заня тых всеми периферийными устройствами 8. Сравнивая содержимое счетчика12 с эталоном, процессор может либо проверять наличие необходимого количества периферийных устройств 8, либо, если программное обеспечение рассчитано на обслуживание нескольких типов вычислительных устройств с различной периферией, настраиваться на конкретную модификацию данного уст ройства.Интегратор 15 работает следующим образом". Если его работа разрешена с инверсного выхода триггера 1.1 (высокий уровень), то по появлении высоко го уровня на выходе триггера 16 начинает заряжаться конденсатор 61. Если бибо адресовано не последнее периферийное устройство 8, то через соот,ветствующий промежуток времени на вы ходе триггера 16 устанавливается низкий уровень, который через диод 59 быстро разряжает конденсатор 61. Если же адресовано последнее периферийное устройство 8, то на информацион ных линиях 33 и 32 не устанавливается состояние, необходимое для запрета выдачи тактового сигнала, так как все элементы ИЛИ 20 и И-НЕ 25 отключены от магистрали 2. На тактовой линии 5 в конце цикла адресации периферийных устройств 8 имеется низкий уровень, поскольку переключение реги" стров 22 происходит по переходу сиг-: нала на тактовой линии 5 из высокого уровня в низкий, и, таким образом, запрещающие сигналы с выходов реги,стра 22 вырабатываются в момент установления низкого уровня на тактовой линии 5Таким образом, в конце цикла адресации на выходе триггера 16 достаточно долго остается высокий уровень, в результате чего интегратор 15 срабатывает.Формирователь 1 О работает следующим образом.В исходном состоянии на его входе 27, подключенном к выходу узла 4, присутствует низкий уровень, на выходе 30 - также низкий уровень. При появлении на входе 27 формирователя 1 О высокого уровня на выходе магистральных передатчиков 44 появляются низкие уровни, поскольку на входе выборки кристалла, соединенного с выходом элемента И 48, также имеется низкий уровень. По достижении напряжением на конденсаторе 47 порога срабатывания элемента И 48, на его выходе появляется высокий уровень, ко" тарый блокирует магистральные передатчики 44, и далее с задержкой, определяемой резистором 50 и конденсатором 51, появляется на выходе 30 формирователя 10.Триггер 16 работает следующим образам.В момент начального запуска триггер 58 обнуляется по входу 28 через элемент И 57. При работе на его выходе 3 устанавливается высокий уровень, если на первой информационной линии 33 магистрали 2 имеется низкий уровень, а на второй 32 - высокий (низкий - на входе сброса триггера 58) Низкий уровень на выходе 37 по" является и если на первой и второй линиях 33 и 32 присутствуют соответ" ственно высокий и низкий уровни, Промежуточные состояния (оба высоких или оба низких) на триггер 58 невоздействуют.При конкретной реализации устрой" ства в качестве процессораможн использовать, например, стандарте, процессор ЭВМ "Электроника", от" ключив от него схему начального запуска и соединив ее с соответствующим входом блока управления адресацией, селектор адреса 13 - также стандартный ат любого адресного периферийного устройства ЭВМ Электроника", запрограммированный на дешифрацию соответствующего адреса. Формула изобретения Устройство для подключения абонен тов к магистрали ЭВМ, содержащееблок управления адресацией, включаю".щий формирователь импульсов, счетчик, триггер управления, элемент И и триггер опроса, соединенный синхровходом с выходом расширенного импульса. формирователя импульсов, и п блоков присвоения адресса, каждый из которых включает сдвиговый регистр, передатчик, счетЧик адреса, первый элемент ИЛИ и элемент И, выходом соединенный со счетным входом счетчика адреса, первым входом - с первым входом первого элемента ИЛИ и тактовым входом блока присвоения адреса, а вторым входом - с входом опроса блока присвоения адреса и информационным входом передатчика, причем тактовый выход блока управления адресацией соединен с тактовыми входами блоков присвоения адреса, а выход опроса - с входом опроса первого блока присвоения адреса, выход опроса 1-го блока присвоения адреса (1 = 2.п) соединен с выходом опроса (1-1)-го блока присвоения адреса, в блоке управления адресацией выход серии им пульсов формирователя, импульсов является тактовым выходом блока, а . вход пуска является входом запуска устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппара-турных затрат устройства, в блоке управления адресацией введены формирователь импульса пуска, селектор адреса, элемент И-.НЕ и интегратор, а в каждый блок присвоения адреса - второй и третий элементы ИЛИ и элемент И-НЕ, причем разрешающий и информационный входы блока управления адресацией являются соответствующими входами устройства для подключения к разрешающему выходу Процессора и инфор" мационной шине магистрали, а выход начальной установки блока управления адресацией соединен с входами начальной установки блоков присвоения адреса, выходы которых являются выходами устройства для подключения к адресным входам соответствующих абонентов, первый и второй выходы состояния блоков присвоения адресов соединены соответственно с первой и второй линиями информационной шины магистрали, причем в блоке управления адресацией пусковой вход формирователя импульса пуска соединен с входом запуска устройства, е вход разрешения - с входом разрешения блока управления адресацией, выход начальной установки фор 5 10 15 20 25 30 35 40 45 50 55 мирователя импульса соединен с выходом начальной установки блока управления адресацией, входом сброса триггера управления и первым входом элемента И, второй вход которого подключен к выходам формирователя импульса пуска и интегратора, а выход -к входу установки триггера опроса,соединенного прямым выходом с выходом опроса блока управления адресацией,а инверсным - с разрешающим входоминтегратора и первым входом элемента И-НЕ, информационный вход триггерасоединен с шиной нулевого потенциала блока управления адресацией, выходтриггера управления подключен к пусковому входу интегратора и второмувходу элемента И-НЕ, выход которого и выход серии импульсов формирователя импульсов соединен с тактовым выходом блока управления адресацией и входом сброса счетчика, разрешающими счетным: входами соединенного соответственно с выходом селектора адресеи выходом расширенного импульса формирователя импульсов, а выходом - к разрешающему входу интегратора и первому входу элемента И-НЕ., информационный вход счетчика, вход селектора адреса и установочные входы триггерауправления соединены с информационным входом блока управления адресацией, причем в каждом блоке присвоения адресов второй вход первого элемента ИЛИ соединен с входом начальной установки блока присвоения адресов,а выход - с входами сброса сдвигового регистра и счетчика адреса, выходом соединенного.с информационным выходом блока присвоения адресов, выходы элемента И"НЕ и второго элемента ИЛИ являются соответственно первым и вторым выходами состояния блока присвоения адресов, первые входы соедииены с тактовым входом блока присвое" ния адреса, а вторые входы - соответственно с прямым и инверсным выходами регистра сдвига, тактовым входомподключенного к выходу третьего элемента ИЛИ, первый и второй входы которого подключены соответственно ктактовому входу и входу опроса блокаприсвоения адресов, третий вход элемента И соединен с прямым выходомрегистра сдвига и управляющим входомпередатчика, выход которого соединенс выходом опроса блока присвоения адресов1476481 фиг, 7 едактор Л,Пчолииская ектор ат Тираж бб 9митета по изобретенсква, Ж, Раушская Производственно-издательский комбинат "Патент", г. Ужгор Гагарина, 10 Заказ 215850 ВНИИПИ Госуда твениого к 113035, Мо оставитель В. Вертлибехред И.Ходанич Подписноем и открытиям при ГКНТ СССнаб., д. 4/5