Устройство для реализации логических функций

3 СОВЕТС А 6 Р 152 ГОСУДАРСТВЕ ПО ДЕЛАМ И КОМИТЕТ СССРТЕНий И ОТКРЫтю ОБРЕТЕ ОПИСАНИ И.АВТОРСКОМУ(56) Авторское свидетельство СССР Р 11 б 4724 ф клф С 06 .Р 15201 1982. (34) УСТРОЙСТВО ЦЛЯ РЕАЛИЗАЦИИ Л 01 И,.ЧЕСКИХ ФУНКЦИЙ(57) .Изобретение относится к вычис лительной технике и может быть использовано для управления технологическим оборудованием, алгоритм ко:.торого описывается логическими уравнениями, а также для моделированияцифровых устройств с целью их проверки и диагностики. Цель изобретения -повышение быстродействия. Устройствосодержит блок буферных регистров,регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых.значений входных сигналов, регистр старыхзначений выходных сигналов, два блока сумматоров по модулю два, два,элемента ИЛИ, регистр измененныхсостояний входных сигналов, регистризмененных состояний выходных сигналов, два блока памяти, блок фиксации номеров вычнспяемых функций, операционный блок и блок синхронизации.Указанная совокупность элементов позволяет достигнуть цели изобретения.7 ил.5 1 О 15 20 25 35 40 50 55 Изобретение относится к вычислительной технике и может быть использовано для управления технологическим оборудованием, алгоритм которого описывается логическими уравнени"ями, а также для моделирования цифровых устройств с целью их проверки идиагностики,Целью изобретения является повышение быстродействия устройства.На Фиг. 1 изображена структурнаясхема устройства, на фиг. 2 - структурная схема узла инструкций, входящего в состав операционного блока,на фиг. 3 - структурная схема узлалогических операций, входящего в состав того же блока, на Фиг. 4 - структурная схема блока Фиксации номероввычисляемьпюфункций, на Фиг. 5 - формат инструкций, на фиг. 6 - алгоритмработы устройства для реализации логических функций; на Фиг, 7 - вариант реализации блока синхронизации.Устройство для реализации логических функций (Фиг. 1) содержитблок 1 буферных регистров, регистр 2новых значений входных. сигналов,регистр 3 новых значений выходныхсигналов, регистр 4 старых значений входных сигналов, регистр 5 старых значений выходных сигналов, первый блок 6 сумматоров по модулю два,второй блок 7 сумматоров по модулюдва, первый элемент ИЛИ 8, регистр9 измененных состояний входных сигналов, регистр 10 измененных состояний выходных сигналов, первый и вто"рой блоки 11 и 12 памяти, блок 13фиксации номеров вычисляемых функций, второй элемент ИЛИ 14, операционный блок 15, блок 16 синхронизации. Устройство содержит все элементы, узлы и блоки, а также связиосновного изобретения и отличаетсяот него лишь дополнительной связьюрегистра 5 старых значений выходныхсигналов с дополнительной (четвертой) группой информационных входовоперационного блока 15, выполненного согласно Фиг. 2 и 3, Блок 1 .буФерных регистров может быть выполненв виде двух регистров для приема ихранения входной и хранения и выдачивыходной информации,Операционный блок 15 состоит издвух узлов - узла инструкций и узлалогических операций Узел 17 инструкций (фиг. 2) содержит элемент 18 задержки, два триггера 19, первый элемент И 20, схему 21 сравнения, счетчик 22, дешифратор 23, регистр 24числа инструкций, регистр 25 инструкций, первую группу 26 элементов И ипервую группу 27 элементов ИЛИ, Узел28 логических операций (фиг. 3) содержит регистр 29 операций, первый ивторой дешифраторы 30 и 31 признаков,вторую, третью, четвертую, пятую, шестую, седьмую, восьмую, девятую и десятую группы 32-40 элементов И, регистр .41 входных переменных,.первыйи второй регистры 42 и 43 выходныхпеременных, регистр 44 промежуточныхпеременных, первый и второй дешифраторы 45 и 46 адреса, одиннадцатую,двенадцатую и тринадцатую группы 47"49 элементов И, вторую, третью, четвертую, .пятую, шестую, седьмую, восьмую и девятую группы 50-57 элементовИЛИ, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенад:цатый, тринадцатый, четырнадцатый,пятнадцатый шестнадцатый и семнадцатый элементы И 58-73, первый, вто- .рой, третий, четвертый, пятый и шестой элементы ИЛИ 74 - 79. Блок 13 фиксации номеров вычисляемых функций (фиг, 4) представляетсобой двухступенчатый регистр, каждаяступень которого включает столькотриггеров, сколько логических функцийхранится в памяти устройства, и содержит первую группу 80 триггеров,первую и вторую группы 81 и 82 элементов И, вторую группу 83 триггеров,группу 84 элементов задержки, элементИЛИ 85 и элемент 86 задержки,Информация о вычисляемой логической функции поступает в регистр,инструкций из второго блока памяти вследующем виде КЧИ - код числа инструкций шкод числа равЕн количеству элементарных опе-раций ,и Ь в вычисляемой логическойфункции). Таким образом, разрядностьрегистра инструкций определяетсянаибольшим числом элементарных операций 1 и Ь в вычисляемой функции иличислом инструкций по выполнению этихэлементарных операций, Структура1-той инструкции И 1 представленана фиг. 5. Инструкция состоит из опе 3 1 рационной и двух адресных частей, , Операционная часть имеет следующую структуру: первый разряд содержит признак выполняемой операции ("1" - выполняется операция 1., "0" - операция Й ), второй и пятый разряды представляют собой признаки вхождения первого и второго операндов соответственно ("1" - беэ инверсии, "0" - с инверсией), третий, четвертый, шестой и седьмой разряды - признаки принадлежности первого и второго .операндов соответственно ("11" - операнд принадлежит х (й , ), "01" - операнд является промежуточным результатом, "10" - операнд принадлежит у И), "ОО" - операнд нринадлемит у (т , ) ). ФоРмат и ототитт ра инструкции остаются без изменения, Отличие от основного изобретения заключается лишь во введении дополнительного признака принадлежности (для первого и второго операндов) переменным из регистра 5. Адресная часть имеет следующую струк 257658 4ление только тех логических Функций из системы логических функций (СЛф), в которые входят переменные, изменившие свои значения. Системы логических функций, выполняемые устройством, могут иметь виду,=К, Г (., ), З=1,п,Ур(с - ) р=1 э У И)т 2 1 шй Ц О 1= шэгде й - время начала выполнения очекредного 1-го шага решенияуравнений;х - входные переменные; 5 у - выходные переменные.Для определения выполняемых натекущем шаге работы устройства логических функций необходимо фиксировать старые и новые состояния вход ных и выходных переменных, для чеговводятся векторы И и Ычс. Ю,- Ю =1, лти 1х , 1=1,п,втуру: разряды 1-ш первого адреса иразряды 1-ш второго адреса (ш=1 ояр,где и - число, равное наибольшемуномеру входных или выходных перемен-.ных) содержат адрес (номер) первого 30и второго операндов соответственно.Алгоритм работы устройства дляреализации логических функций представлен на фиг. 6 и поясняет послеДОВательнОСть выработки управляющих 35сигналов 1,-1 а также действия,производимые по этим сигналам в со.ответствующих блоках устройства. Дан"ное.устройство работает аналогичноизвестному и по управляющим сигналам 401 -1 выполняет те же самые действия.Дополнительно в устройстве по Сигналу 1 с происходит сброс вновь введенного регистра 43, а по сигналу1 происходит прием в этот регистрсодержимого регистра 5.Блок 16 синхронизации (фиг. 7).Не имеет никаких изменений. и содержит генератор 87 импульсов, триггер88, два элемента И 89, элемент 90задержки, генератор 91 тактовых им"пульсов, два элемента НЕ 92 и группу 93 элементов И,Устройство работает следующимобразом,55Алгоритм работы основан иа выполнении следующей последовательнос-,ти операций, обеспечивающей вычисч х;, 1=1,пу3=п+1, и+ш.Значения элементов векторов Яс и Ыхранятся в разрядах регистров 4, 5 и 2, 3 соответственно. Векторыи 1 ч состоят каждый из двух компонент: тч =Хс, а 3, И=Х, 3. Изменение значений входных переменных Х, поступивших в начале текущего шага, по отношению к входным переменным Х , сохранившимся с предыдущего шага, а также изменение значе" ний выходных переменных У, сформированных в конце предшествующего шага н переданных на текущий шаг, по Отношению к выходным переменныме хранящимся с предшествующего шага(с момента передачи С; 7 на предшествующем шаге), определяют Отличные от нуля значения компонент Хки Твектора И=И;1=1, и+ш). Переменные, нзменившйе свои значения по отношению к предшествующим значениям, фиксируются "единицами" в разрядах регистров 9 и 1 О и определяются, по следующему правилуч с ю1013= п+шВыполнение операции суммирования по модулю два осуществляется в устройстве с использованием сумматоров 6 и 7. Для определения номеров функ1257658 3ций СЛФ, выполняемых на текущем шаге, формируется матрица вхождения И размерности пк(п+ш). Элемент матрицы ш равен "1", если в логическуюЦфункцию для вычисления у, входит пеРеменная я 1 щ 1,п, нлн пепеменная У.1 йе 1,п+и В ппатнннпм случае ш =О, Составленная таким образом матрица И хранится в блоке 11. Решаемые на текущем шаге логические Ю Уравнения определяются отличными от нуля элементами вектора решаемых уравненийЪ 7 еа Ь 711 1 ВШВектор АУ определяется в резульГтате выполнения операции 7 ИВА ВГ которая в данном устройстве реализована путем использования памяти ассоциативного типа, когда в блоке 20 11 зафиксированы ассоциативные признаки, соответствующие элементам матрицы вхождений И к подача на вход блока 11 сигналов с выходов регистров 9 и 10 позволяет на выходе бло ка 11 получить значения элементов вектора 7, которые фиксируются в блоке 13, В соответствии с опреде ленными по приведенному правилу элементами вектора Юу осуществляется ЗО последовательное вычисление логических функций по определению значений у если 7. ФО. При этом адрес ычисВляемой логической функции однозначно определяется номером разряда блока 13, для которого 7 ФО. В соответствии с таким адресом вычисляемая функция из блока 12 передается в операционный блок 15. После того как вычислены логические фУнкции, делЯ 4 ОвкотОрых У;ФОВ текущий шаг работы устройства завершается окончанием формирования нового слова выходной информации Ув и устройство перейдет на прием очередного нового слона 45 входной информации Х. Последовательность обработки информации по шагам с мОмента пуска устройства при 74,ФО к наличии вычисляемых функций 1 случай 1 - Ъ=ОВ случай 2 - ЫВФОР вычисляемые функции отсутствуют, т.е. Я Оь ке представляет .интереса, так как устройство вновь обращается за входной информацией к подтверждает выходные сигналы до тех пор, пока не произойдет изменение входной информации можно представить таким образом: бНулевой шаг Х, Х У, У,.,Первый шаг 1) Х=Хвх Р Ув 1 х,:=УВ 11УАМУВУ У3) При Я = Х=Х1=УФУИ Р ,у 1, 1 е4) При Я = вычисляем2СЛФ и формируемНУк т,д.При этом дпя третьего шагаЮ 1Х - входное слово, полученное в начале текущего (третьего шага иэ внешней среды (Х);Х- отражает изменение получен 1ного значения Х по отношению к энаВчению Х сохранившемуся с предыдущего шага;хпУ - отражает изменение сформированного в конце предыдущего шагазначения У по отношению к значению У , сохранившемуся с предыдущего шага;У - выходное слово, сформированное в конце текущего шага, которое в начале следующего шага выдано во внешнюю среду как реакция на входное воздействие, поступившее в начале текущего шага.По сигналу "Пуск" запускается блок 16 синхронизации и начинает вырабатывать управляющие сигналы 1 1 ш. Импульсом 1 устанавливаются в исходное состояние все элементы и узлы устройства, т,е. сбрасываются в нулевое состояние два регистра блока 1, регистры 2-5 В сумматоры 6 и 7, регистры 9 и 1 О (фнг, ),регистр 41, регистры 42 к 43 (фиг. 3)Р триггер 19 признака Я 4 (фиг. 2) триггеры первой и второй ступени блока 1315 (фиг. 3). Далее по сигналу 1 устанавливается в ."0" триггер 19 признака Я (фиг. 2), Сигнал 17 производит прибавление единицы в младюЪ 1ший разряд счетчика 22 блока 15, По сигналу 1 производится опрос схемы 21 сравнения блока 15, передача инструкции, номер которой сбответствуетчислу в счетчике 22 и которая выбирается дешифратором 23 блока 15, на вход узла 28 логических операций (фиг. 2 и 3).Дешифратор 23 выбирает также разряд в регистре 44, номер которого соответствует номеру выбранной инструкции, для приема промежуточного результата.При отсутствии сигнала с выхода схемы 21 блоком 16 вырабатывается сигнал 1 по которому производится занесение результата выполненной инструкции в подготовленный для приема разряд регистра 44. В случае появления сигнала с выхода схемы 21 устанавливаются в "единичное" состояние триггеры 19 признаков Яэ и Я 4 и из блока 16 подается сигнал 1 по которому производится занесение результата выполненной инструкции в подготовленный для приема разряд регистра 3 (фиг. 1), а через со-. ответствующие элементы задержки производится сброс триггера 19 признака Я и триггеров 80 второй ступени блока 13. Таким образом до выдачи сигнала со схемы 21 производится поочередное выполнение всех инструкций вычисляемой логической функции. При выполнении последней инструкции выдается сигнал со схемы 21 и резуль" тат заносится в регистр 3. Затеи процесс вычисления СЛФ повторяется для очередной функции до тех пор, пока не будут вычислены все избранные функ. ции, Тогда признак Я=О и ранее установленный признак Я, 0 переводит блок 16 на выдачу сигналов для приема очередного входного и выдачу полученного выходного слова. Остановустройства происходит при отключениипитания. Формула изобретения Устройство для реализации логических функций по авт,св, У 1164724, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, в операционный блок дополнительно 7 1257658 8(фиг. 4), в единичное состояние -триггер 19 признака Яэ (фиг. 2). Вначале каждого нового шага (фиг.1)в регистре 3 записаны значениявыходных сигналов, соответствующиеокончанию предшествующего шага, а врегистре 4 и в регистре 5 - началупредшествующего шага, Если элемент8 не зафиксировал изменений входныхи 1,или) выходных сигналов, т,е, Я, = 10=О, если на выходе элемента 14 Я =О,то блок 16 выдает управляющие сигналы 111 , По сигналу 1, произво.дится прием очередного нового словавходной инФормации в блок 1. Сигналом 1 осуществляется передачавходной информации из блока 1 в регистр 2 и выходной информации из регистра 3 в блок 1. По сигналу 1 производится поразрядное сложение по 20модулю два содержимого регистров 2 и4 в сумматоре 6 и содержимого регистров 3 и 5 в сумматоре 7, а также выдача из блока 1 выходных сигналов,которые подтверждают предыдущие снгкалы. Если в результате вновь произведенного сравнения выявлено изменение входных сигналов, то на выходеэлемента 8 появится Я 1=1. В этом случае блок 16 вырабатывает сигнал 14, З 0по которому производится передачапризнака из регистров 9 и 10 для обращения к блоку 11 памяти, а из него на вход блока 13 выдаются номераФункций, в которые входят переменные,Зизменившие свои значения, Ло сигналу14 осуществляется также передача содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка Я, =О. С выхода 1 блока 13 информация о наличии вычисляемых функций поступает на входы элемента 14,При наличии вычисляемых функций навыходе элемента 14 появится сигналЯ=1, Тогда очередной сигнал блока 4516 (сигнал 1) подается на управляющий вход блока 13. По этому сигналус выхода 3 блока 13 выдается сигналвыборки функции из блока 12 памяти,а через выход 2 блока 13 выдается .разрешение на прием результата вычисления функции в тот разряд регистра 3, номер которого соответствуетномеру. вычисляемой функции. Ло сиг,налу 1 сбрасывается в 0" счетчик22 в блоке 15 (фиг. 2) и передаетсясодержимое регистров 2, 3 и 5 устройства в регистры 41, 42 и 43 блока12Введены второй регистр выходных переменных, одиннадцатая, двенадцатая, и тринадцатая группы элементов И, восьмая и девятая группы элементов ИЛИ, шестнадцатый и семнадцатый элементы И, причем первые входы элементов И одиннадцатой группы и синхровход второго регистра выходных переменных соединены с группой управляющих входов операционного блока, вторые входы элементов И одиннадцатой группы подключены к выходу регистра старых значений выходных сигналов, выходы элементов И одиннадцатой группы соединены с информационным входом второго регистра выходных переменных, .выход которого подключен к первым входам элементов И двенадцатой и три 57658 Онадцатой групп, вторые входы которых соединены с выходами соответственно первого и второго дешнфраторов адреса, выходы элементов И две-.надцатой и тринадцатой групп подклю"чены к входам элементов ИЛИ соответственно восьмой и девятой групп,выходы шестнадцатого и семнадцатогоэлементов И соединены с входами соответственно первого и третьего элементов ИЛИ, первые входы шестнадцатого и семнадцатого элементов И подключены к выходам соответственно пер.вого и второго дешифраторов призна ков, а вторые входы шестнадцатого исемнадцатого элементов И соединеныс выходами элементов ИЛИ соответственно восьмой и девятой групп,1257658 Составитель Г,ВиталиевТехред Л.СердюкооаКорректор Л.Пат Нед Реда 8/48 Тираж 671 ВНИИПИ Государственного комитета по делам изобретений и открытий 13035, Москва Ж, Раушская наб., Заказ 495 ПодписноеССР 4 5 Производственно-полиграфическое предприятие, г. ужгород, ул, Проектная, 4