Устройство для контроля цифровых блоков

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕОЪВЛИН ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО делАм изОБРетений и ОтнРытии ЗОБРЕТЕТЕЛЬСТВУ 21) 378681/24-2422) 01,09.8446) 15,06.86. Бвл72) В,В,Богданов,(54) УСТР ВЫХ БЛОКО (57) Изоб лительной Я КОНТРО ЦИФР етение отн технике, в ится к астнос диск апЬР ОПИСАНИЕ И ВТОРСНОМУ СВИД паратам контроля цифровых узловвычислительных машин и средств цифровой автоматики. Цель изобретения повышение быстродействия устройства.Устройство содержит узел коммутации,регистр теста, дешифратор, блоксравнения, группу.мультиплексорогенератор псевдослучайной .последтельности, блок анализа, блок управления, контролируемый цифровойблок. Процесс контроля разбит надва этапа Первый этап - установление последовательностных цепей контролируемого блока в исходное состояние, Второй этап - анализ по методУсигнатурного анализа. 8 ил,1238082 20Перад началом работы сигналом повходуустановки 9 все блоки устройства приводятся в исходное состояниеПри этом регистр 20 сдвига и регистр 25 13 теста устанавливаются в исходнуюкодовую комбинацию, например,1111.В блоке 7 анализа обнуляется регистр23, В блоке 8 управления по сигналу Фначальной установки обнуляются триггеры 27 и 28, а на шину задания числа тестов 36 и шину задания чис 1".аначальных установок 37 записываютсякоды п, и и,которые соответствуют числу кодов генератора псевдо"случайной последовательности б, ис 35пользуемых для приведения контролируемого цифрового блока 10 в начальное состояние, а пк соответствуетчислу псевдослучаййых кодов, используемых для формирования контрольногокода цифрового блока 10. В блоке 8управления сигнал логического "0" свыхода триггера 27 поступает на входвус; ановки в нулевое состояние триг 45гера 26 и обнуляет его. В свою очередь сигнал логического "0" с выходатриггера 26 запрещает прохождениетактовых импульсов от генератора 25тактовых импульсов через элемент И 19на входы элементов И 30-32. В узле50коммутации 1 перед началом работыустройства осуществляется установкапереключателей 12-1, 12-2.12-ив положение, зависящее от назначениясоответствующих выводов контролируе 55мого блока 1 О, вход или выход. Переключатель 12-1 с. (1 с = 1, 2,и)включается, если К-й вывод контролируемого узла 10 является входом. 1Изобретение относится к вычислительной технике, в частности к аппаратуре контроля цифровых узлов вычислительных машин и средств цифровой автоматики.Цель изобретения - повышение быстродействия устройства.На Фиг. 1 приведена структурнаясхема предлагаемого устройства дляконтроля цифровых блоков (ЦБ), нафиг, 2 - пример реализации узла коммутации на фиг. 3 - пример реализации регистра теста, на фиг. 4 - пример реализации дешифратора, нафиг, 5 - пример реализации блокасравнения, на Фиг, б - пример реализации генератора псевдослучайнойпоследовательности, на Фиг, 7 - пример реализации блока анализа, нафиг. 8 - пример реализации блока управления.Устройство для контроля цифровыхузлов (Фиг, 1) содержит узел 1 коммутации, регистр 2 теста, дешифратор3, блок 4 сравнения, группу мультиплексоров 5-1, 5-2. . ., 5-и (и -число входов-выходов ЦБ), генератор6 псевдослучайной последовательностиблок 7 анализа, блок 8 управления,1вход 9 установки, контролируемыйцифровой блок 10Узел коммутации 1 содержит (Фиг,2)группу коммутаторов 11 (11-1, 11-2,, 11-п), группу переключателей12-1, 12-2, , 12-п.Регистр 2 теста (фиг. 3) содержитрегистр 13 и п сумматоров по модулюдва 14-1, 14-2, , 14-п.Дешифратор 3 (Фиг, 4) содержитэлементы И 15-1 15-2, .., 15-(и)и элементы НЕ 16-1, 16-2, , 16(и) .Блок сравнения 4 (фиг. 5) содержит элементы ИЛИ-НЕ 17 и и сумматоропо модулю два 18-1, 18-2. . ., 18-п.Генератор псевдослучайной последовательности б (фиг. 6) содержитсумматор 19 по модулю два и регистр20 сдвига.Блок 7 анализа (фиг. 7) содряситблок 2 индикации, сумматор 22 помодулю два, регистр 23 и группу 24сумматоров по модулю два,:Блок 8 управления (фиг. 8) содержит генератор 25 тактовых импульсов,триггеры 26-.28, элементы И 29-32,элемент НЕ 33, счетчики 34 и 35, шину 36 задания числа тестов, шину 37 задания числа начальных установок,вход 38 запуска,Все узлы и элементы устройства.для контроля цифровых блоков могутбыть реализованы на микросхемах серии 133, в частности коммутаторы11-1, 11-2, , 11-и могут быть выполнены на повторителях с тристабнльными выходами. 133 ЛП 8, регистры 13,20 и 23 - на 0-триггерах 133 ТМ 2,триггер 26 - на микросхеме 133 ТМ 2,триггеры 27 и 28 - на элементахИ-НЕ 133 ЛАЗ, 133 ЛА 4, вычитающиесчетчики 34 и 35 - на микросхемах133 ИЕ 7. В качестве переключателей12-1, 12-2,, 12-и могут быть использованы переключатели типа П 21(,Устройство работает следующим образом.3 1238082 4 В противном случае переключатель ка того же типа, что и контролируе 12-1 остается в выключенном состоя- мый, то блок 10 признается исправным, нии (на фиг. 2 переключатели 12-1, В противном случае этот блок счита-.12-2.1-и показаны в выключен- ется неисправным, Эталонный контном состоянии), Если Е-й вывод конт рольный код фиксируется в конструкролируемого блока 10 является входом, торской документации на узел напритю12- со выход .включенного переключателя, мер в технических условиях Для про-Е соединен с шиной логическоговедения второго этапа используетсяфф 011 СиЕф 1 тСигнал логического 0 от пере- ипсевдослучайных кодов генератора ключателя 12-К поступает на управляю О б псевдослучайной последовательности. щие входы соответствующего коммута- Число и выбирается из расчета т2че третора 11-К группы коммутаторов и муль- буемой глубины. контроля цифрового типлексора 5-К группы мультиплексо- блока 10 и определяется эксперименров. При этом коммутатор 11-Е форми- тально.рует на своем выходе сигнал, совкадающий с К-м выходным сигналом ре- Начало работы устройства задается гистра 13 теста, а мультиплексор 5- сигналом, поступающим на вход 38 заподключает к соответствующему входу .пУска блока 8 управления. Этот сигразрядного сравнения блока 4 сравне- нал устанавливает триггер 27 в единия 1-й выход генератора псевдослу ничное состояние, Сигнал логической чайной последовательности 6. Если "1" с выхода триггера 27 подается на 1-й вывод контролируемого блока 10 информационный вход триггера 26Пеявляется выходом, то подвижный кон Редний Фронт тактового импульса от такт переключателя 12-К подключен к генератора 25 тактовых импульсов посшине логического потенциала устройст-ъ 5 тупает на вход синхронизации триггева, Сигнал логической единицы от ра 26 и устанавливает его в единичное . переключателя 12-Е поступает на уп- состояние. Сигнал логической 11" с равляющие входы коммутатора 11-1 с и выхода триггера 26 разрешает прохожмультиплексора 5-1. Выход коммутато- дение тактовых импульсов от генераРа 11-К переходит в высокоимпеданс- тора 25 тактовых импульсов через30ное состояние и отключается от К-го элемент И 29 на входы элементов вывода контролируемого блока 10. И 30-32, С этого момента начинается Мультиплексор 5-Е подключает к входу процесс формирования тестовых возРазрядного сравнения блока 4 сравне- действий для контролируемого цифровония 1-й выход регистра 13 теста, го блока 10, Псевдослучайные коды35Процесс контроля цифрового блока 5 формируемые генератором 6 псевдослу в устройстве разбит на два этапа, чайной последовательности, передаютНа первом этапе осуществляется ся через мультиплексоры 5-1, 5-2, установка элементов памяти тригге-5-и группы, блок 4 сравнения Ров, регистров, счетчиков) контроли- . в регистР 13 теста, сигналы. с выхоРуемого блока 10 в начальное состоя- дов которого через узел коммутации40ние. Это необходимо для получения 1 постУпают на входы контролируемо- однозначных результатов контроля, го блока 1 О, Передача кодов генераПри проведении первого этапа контро- , тора 6 псевдослучайной последователь-, ля используется и, псевдослучайн ности в регистр 2 теста осуществлякодов генератора 6 псевдослучайнойин 45ся следующим образом. Блок 4 сравпоследовательности, Число и, зависит нения производит поразрядное сравнеот структуры контролируемого блока ние кода, содержащегося в. регистре10 и подбирается экспериментально. теста 2,с кодом, установленным на выходахмультиплексоров 5-1, 5-2,На втором этапе контроля в процес5-и группы Есл к-"и -и вывод .контролисе тестирования цифровогоблока. 10 руемого блока 10 является выходом,в блоке 7 анализа формируется конт- то мультиплексор 5-1 подключает к .рольный код, с помощью кото ого поР о входу разрядного сравнения блока 5окончании контрсля делается вывод о сравнения к-й выход регистра 2 теста.работоспособности цифрового блока 10,55 Т .баким о разом, на оба входа сумматоЕсли полученный при контроле код сов- а 18-1 спадает с эталонным ко ора - по модулю два блока 4 сравя за анедом, снятым нения поступает сигнал 1 сдл Р е исправного цифрового бло да регист 2о с -го выхора теста. Поэтому на вы 1238082ходе этого сумматора постоянно формируется сигнал равенства - логический 10"Если 1-й вывод контролируемого блока 10 является входом, то5 мультиплексор 5-Е подключает к входу блока 4 сравнения 1-й выход генератора б псевдослучайной последовательности, .При этом блок 4 сравнения формирует сигналы поразрядного сравне О ния содержимого регистра 2 теста и генератора псевдослучайной последовательности для тех разрядов, которые соответствуют входам контролируемого цифрового блока 10, Сигналы с выходов разрядов сравнения блока 4 сравнения поступают на входы дешифратора 3, который из числа несовпадающих разрядов кодов выбирает один .с наибольшим приоритетом и фор О мирует на соответствующем выходе сигнал логической "1", а на остальныхЮЗ 11 выходах - сигнал логического 0 Сигналы с выходов дешифратор а 3 поступают на входы сумматоров по моду лю два 1 4- 1, 1 4 -2 , . . . , 1 4-и регистра теста 2 . Каждый из сумматоров 1 4- 1, 1 4- 2 , . . . , 1 4-и формирует на своем выходе сигнал , совпадающий с соответствующим сигналом на выходе регистра 1 3 , если на вход этого сумматора подаетсясигнал логического "0" от дешифр атора 3 , или сигнал , инверсный по .отношению к. сигналу на выходе регистра 1 3 , если на вход сумМатора подается ,сигнал логической " 1 " от дешифратора 3 , По заднему фронту синхр оимпульса , поступающего на вход синхронизации регистра 2 теста с выхода элемента И 30 блока 8 4 О управления , происходит запись кода с выходов сумматоров по модулю два 1 4- 1, 1 4- 2 . . . , , 1 4-и в регистр 1 3 , Поскольку с дешифр атор а 3 выдается лишь один сигнал логической единицы , 4 то каждый синхроимпульс производит изменение только одного из разрядов регистра теста 2 , значение кода в котор ом не совпадает с кодом ге нер а- тора 6 . Описанный процесс происходит до тех пор , пока код в регистре 2 теста не совпадет с кодом генератора псевдослучайной последовательности в части разрядов , которые используют-ся для формирования входных сигналов Ы 5 коУгролируемого блока 1 О , При этом на выходе элемента ИЛИ-НЕ 7 ( выход - совпадение по всем разрядам) блока сравнения Формируется сигнал равенства кодов - логическая "1", которая поступает на вход элемента НЕ 33 блока 8 управления и запрещает прохождение тактовых импульсов через элемент И 30 на вход синхронизации регистра теста 2 и разрешает прохождение тактовых импульсов через элемент И 32 на вход синхронизации генератора б псевдослучайной последовательности. По заднему фронту тактового импульса, поступившего на вход синхронизации генератора б псевдослучайной последовательности, происходит смена кодовой комбинации на его вы" ходах. Состояние регистра 2 теста и генератора 6 псевдослучайной последовательности вновь не совпадают. Поэтому на выходе элемента ИЛИ-НЕ 17 блока 4 сравнения Формируется сигнал неравенства. - логический "О", который в блоке 8 управления запрещает прохождение тактовых импульсов через элемент И 32 на вход синхронизации генератора б псевдослучайной последовательности и разрешает прохождение тактовых импульсов через элемент И 30 на вход синхронизации регистра 2 теста. Далее повторяется процесс передачи нового псевдослучайного ко" да с выходов генератора 6 псевдослучайной последовательности через группу мультиплексоров 5, блок 4 сравнения, дешифратор 3 в регистр 2 теста. Формируемые таким образом тестовые воздействия с выходов регистра 2 теста проходят через коммутаторы 12 группы узла 1 коммутации на входы контролируемого цифрового блока 10 и осуществляют установку элементов памяти. блока 10 в начальное состояние, Каждый тактовый импульс с выхода элемента И 32 блока 8 управления, вызывающий смену кода на выходах генератора 6 псевдослучайной последовательности, поступает также на вычитающий вход счетчика 35, уменьшая его содержимое на единицу. После прохождения п тактовых импульсов через элемент И 32 счетчик 35 обнуляется, Сигнал с нулевого выхода этого счетчика устанавливает в единичное состояние триггер 28Сигнал логической "1" с выхода триггера 28 разрешает прохождение тактовых импульсов через элемент И 31 на вход синхронизации регистра 23 блока 7 анализа. На этом завершается первыйэтап контроля цифрового блока 10. Втечение этого контрольный код в блоке 7 анализа не формировался. Теперьпосле установки в начальное состояние цифрового блока 10 начинаетсяформирование контрольного кода в блоке анализа 7. Тестовые воздействияи реакция с выводов контролируемогоцифрового блока 10 поступают на вхо Оды сумматоров 24 по модупю два группы блока 7 анализа. Каждый из сумматоров 24 группы формирует свертку помодулю два сигналов с выводов контролируемого блока 10 и сигнала с выхода регистра 23. После того как навыходе элемента ИЛИ.-НЕ 17 блока 4сравнения появляется сигнал равенства кодов, через элемент И 31 блока8 управления проходит тактовый им- . 20пульс на вход синхронизации регистра23 блока 7 формирования контрольногокода. При этом в регистр 23 записывается код, сформированный сумматорами 24 по модулю два группы, темсамым фиксируется реакция контролируемого блока 10 на поданные тестовые воздействия. Запись реакции контролируемого. блока 10 в блоке 7 анализа осуществляется одновременно со 30сиеной кода на выходах генератора6 псевдослучайной последовательности.Тактовый импульс с выхода элементаИ 31 поступает также на вычитающийвход счетчика 34, уменьшая его содержимое на единицу. После прохождения п тактовых импульсов через элемент И 31 счетчик 34 обнуляется, Сигнал логического "О" с нулевого выхода счетчика 3 обнуляет триггер 27, 40который в свою очередь сигналом логического "0" своего выхода обнуляеттриггер 26, Сигнал логического "0",с выхода триггера 26 запрещает прохождение тактовых импульсов от генератора 25 тактовых импульсов через элемент И 39. На этом завершается процесс контроля цифрового блока1 О. Сформированный в блоке 7 анализаконтрольный код выводится на индикаторы блока 21 индикации блока 7 анализа. Оператор сравнивает полученныйконтрольный код с эталонным кодом иделает вывод о работоспособностиблока 10,55Формула изобретения Устройство для контроля цифровых блоков, содержащее генератор псевдо-случайной последовательности, блок анализа, регистр теста блок управУления, блок сравнения, причем блок . анализа содержит группу сумматоров , по модулю два, а блок управления со-, держит генератор тактовых импульсов; первый и второй триггеры первый и .ТР второй элементы И, первый счетчик, причем выход первого элемента И соединен с входом синхронизации регистра теста, выход второго элемента И соединен с синхровходом генератора псевдослучайной последовательности и вычитающим входом первого счетчика, выход первого триггера соединен с первым входом второго элемента И, первая группа информационных входов разрядов сравнения блока сравнения соединена с группой выходов регистра теста, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дешифратор, группу мультиплексоров, узел коммутации, припричем блок управления содержит второй счетчик, третий и четвертый элементы И, элемент НЕ и третий триггер, блок анализа содержит регистр, сумматор по модулю два и блок индикации, а узел коммутации содержит группу коммутаторов и группу переключателей, причем группа информационных входов коммутаторов соединена с группой выходов регистра теста и с группой первых информационных входов соответствующих мультиплексоров группы, группа выходов которых соединена с второй группой информационных входов разряда сравнения блока сравнения, вход сброса регистра теста соединен с входом сброса устройства, с входом сброса генератора псевдослучайнойпоследовательности, инверсным единич-. ным входом второго триггера, нулевым инверсным входом первого триггера и инверсными входами синхронизации первого и второго счетчиков, группа информационных входов второго счетчика соединена с шиной задания числа тестов, вычитающий вход второго счетчика соединен с выходом третьего элемента И, выход первого триггера соединен с первым. входом третьего элемента И, второй вход третьего элемента И соединен с выходом,совпадения па всем разрядам сравнения блока сравнения, с первым входом второго элемента И и через элемент НЕ спервым входом первого элемента И,группа информационнык входов первогосчетчика соединена с шиной заданиячисла начальных. установок контролируемого цифрового блока, нулевые выходы первого и второго счетчиков соединены с инверсным единичным входомтриггера и инверсным нулевым входомвторого триггера соответственно,единичный инверсный вход второготриггера соединен с входом запускаустройства, выход второго триггераблока управления соединен с информационным входом и с инверсным нулевымвходом третьего триггера, вьжод которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генераторатактовых импульсов и с входом синхронизации третьего триггера, выходчетвертого элемента И соединен свторым входом первого элемента И, с,третьим входом третьего элемента Ии вторым входом второго элемента И,информационные входы регистра тестасоединены с соответствующими выходами дешифратора, группа вторых информационных входов мультиплексоровгруппы соединена с группой выходовгенератора псевдослучайной последовательности, первые и вторые неподвижные контакты переключателей группы подключень 1 к шинам единичного инулевого потенциала устройства, подвижные контакты переключателей группы соединены с управляющими входамисоответствующих коммутаторов группыи с соответствующими управляющимивходами мультиплексоров группы, ин Формационные выходы коммутаторовгруппы соединены с соответствующимивходами-выходами контролируемогоцифрового блока и первыми входамисумматоров по модулю два группы блока анализа, вьжоды разрядов сравнения блока сравнения соединены с соответствующими информационными входами дешифратора, выходы регистраблока анализа соединены с соответст вующими информационными входами блока индикации и кроме первого выхода соединены с вторыми входами сумматора по модулю два блока анализа,выход сумматора по модулю два блока 25 анализа соединен со вторым входомпервого сумматора по модулю двагруппы блока анализа, выходы регистра блока анализа соединены с вторыми входами с второго по я -й (гдеИ - число входов-выходов контролируемого цифрового блока) сумматоров помодулю два группы блока анализа.,Бутяга едактор М,Недолуженк Т ректор каз 3293/50 ное 13 дственно-полиграфическое предприятие, г. Ужгород; ул. Проектна Оиадавитель А.Сиротсед Л,Сердюкова Тираж 671 ИИПИ Государственного ком по делам изобретений и о 5, Москва, Ж, Раушская