Устройство для управления п-шаговыми двигателями

СОЮЗ СОВЕТСНИХСОЦИДЛИСТИЧЕСНРЕСПУБЛИК 9) (11) 0 третий и пятый. выходы блока синхронизации подключены соответственно кпервьи входам распределителя импульсов, преобразователя параллельногокода в последовательчый и адресногоблока, четвертый выход блока синхронизации соединен с вторьи входомадресного блока, (11+1)-й выход которого соединен с адресными входамипервого и второго оперативных запоминающих устройств, а его (и+2)-й выход соединен с третьим входом преобразователя параллельного кода в последовательный, с вторым входом которого соединен выход второго оперативного запоиинающего устройства, 3первый и второй выходы преобразователя параллельного кода воследоен"нательный подключены соответственно ь-к суммирующему и вычитающему входамраспределителя импульсдв, .третий вы-ход преобразователя параллельногокода в последовательныи соединен с1входом вычислителя, информационныевходы распределителя импульсов сое-динены с выходаии первого оператив-,ного запоминающего устройства, информационные входы которого подключе"ны к первым информационным выходаираспределителя импульсов, соединен-.ного вторымн лнформационньичи выходамис информационными входами блока элементов памяти всех каналов усилителей мощности.:(53) 621.313.13-133.3-525(088,8) (56) 1. Луценко В.Е., Рубцов В.П. Злектропривод с щаговыми двигателя.ми, - Электропривод и автоматизация ,промыиленных установок, Т. 6, М., ВИНИТИ, 1978, с. 70-71.2. Авторское свидетельство СССР У 798731, кл, С 05 В 19/417, 1979.(54)(57) 1, УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ 11 -ШАГОВЫ 1 И ДВИГАТЕЛЯМИ, содержащее вычислитель, распределительимпульсов, адресный блок и подключные к фазам двигателей 11 многоканалных усилителей мощности с блокамипамяти на входах, соединенными входами с соответствующими выходамиадресного блока, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, в, него введеныблок синхронизации, два оперативныхзапоминающих устройства, преобразователь параллельного кода в последовательный, причем первый выходвычислителя подключен к информационным входам второго оперативного запоминающего устройства, третий выход вычислителя соединен с входомблока синхронизации, первый выходкоторого подключен к входу управления режимом записи первого оперативного запоминающего устройства, четвертый выход вычислителя соединенс входам записи второго оперативногозапоминающего устройства, второй,л и стройс по чающее ся тем, расширения функциональ тей, в него введен пе жимов коммутации, а р импульсов вьщоЬен мн что, с цельюных возможносеключатель респределительгорежимным, 1144183причем информационный, управляющий (П+1)-м выходом адресного блока сои адресный входы переключателя режи- ответственно, а выход переключателя мов коммутации соединены с вторым . режимов коммутации соединен с правляи пятым выходами вычислителя и ющим входом распределителя импульсов.Изуобретение относится к электротехнике, а именно к управлению несколькими шаговымч двигателями, иможет быть использовано, например,в системах числового программного 5управления металлорежущими станками,Известно устройство для управления несколькими шаговьии двигателями (ШД), содержащее вычислительноеустройство, регистр команд, дешифраторы, блоки управления ШД, задатчики скорости, времени разгона и времени задержкир триггер разгона в торможения, счетчик импульсов отработкии формирователи импульсов 1) . 15Недостатки этого устройства -сложность и низкое быстродействие,обусловленное последовательной отработкой команд.Наиболее близким по технической 20сущности к изобретению является устройство для упоавления й -шаговымидвигателями, содержащее вычислитель,распределитель импульсов, адресныйблок и годключенные к фазам двигателей П многоканальных усилителеймощности с блоками памяти на входах,соединенными входами с соответствующими выходами адресного блока И .Недостатки известного устройства- ЗОсложность и большие аппаратные затраты при реализации. Кроме того,устройство, обеспечивая одновременноеуправление несколькими ШД, имеетограниченные возможности и не позволяет изменять алгоритм управления ШДв динамике, а также не может управлять несколькими ШД различных типов. Цель изобретения - упрощение устройства и расширение его функци" ональных воэможностей.Поставленная цель достигается тем, что в устройство для управления П-шаговыми двигателями, содержащее вычислитель, распределитель импульсов, адресный блок и подключенные к фазам двигателей й многоканальных усилителей мощности сблоками памяти на входах, соединенными входами с соответствующими выходами адресного блока, введены блок синхронизации, два оперативных запоминающих устрой- ствО и преобразователь параллельного кода в последовательный, первый вьг ход вычислителя подключен к информационным входам второго оперативного запоминающего устройства, третий выход вычислителя соединен с входом блока синхронизации, первый выход которого подключен к входу управления режимом записи первого оперативного запоминающего устройства, четвертый выход вычислителя соединен с входом записи второго оперативного запоминающего устройства, второй, третий и пятый выходы блока синхронизации подключены соответственно к первым входам распределителя импульсов, преобразователя параллельного кода в последовательный и ад,ресного блока, а четвертый выход блока синхронизации соединен с вторым входом адресного блока, (0+1)-й выход адресного блока соединен с адресными входами первого и второго оперативных запоминающих устройств; а (ц+2)-й выход - 1 третьим входом преобразователя параллельного кода в последовательньй, с вторым входом которого соединен выход второго ойеративного запоминающего устройства, первый и второй выходы преобразователя параллельного кода в последоЗвательный подключены рответственно к суммирующему и вычитающемувходам О распределителя импульсов, а его третий выход соединен с входом вычислителя, информационные входы распределителя импульсов - с выходами первого оперативного зайоминающего устройства, подключенного своими информационными входами к первьм.3 11441 информационньм выходам распределителя импульсов, вторые информационные выходы которого соединены с информационными входами блоков памяти всех каналов усилителей мощности.Кроме того, в устройство введен переключатель режимов коммутации, а распределитель импульсов выполнен многорежимным, информационный, управляющий и адресный входы переклю чателя режимов коммутации соединены с вторым и пятым вькодами вычислителя и (1+1)-м выходом адресного блока соответственно выход переклвчателя режимов коммутации - с уп 15 равляющим входом многорежимного распределителя импульсов.На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 - временные диаграммы сиг иалов, поясняющие принцип работы уст ройства," на фиг. 3-5 - примеры реали зации блоков синхронизации, преобразователя параллельного кода в последовательный и адресного блока; на 25 фиг. 6 - функциональная схема преобразователя двоичного кода в В-фазнуюсистему напряжений прямоугольной формы.Устройство (фиг. 1) содержит З 0 блок 1 синхронизации, преобразова.тель 2 параллельного кода в последовательный, второе оперативное запоминающее устройство 3, вычислитель 4, первое оперативное запоминающее устройство 5, реверсивный счетчик 6, переключатель 7 режимов коммутации, блок 8 преобразователей параллельно= го кода в а-фазную систему сигналов управления ШД, узел 9 коррекции40 счетчика, адресный блок 10, блоки 11 элементов памяти,-фазные усилители 12 мощности, шаговые двигатели 13 и распределитель 14 импульсов.Первый выход вычислителя 4 соеди нен с информационными входами вто-рого оперативного запоминающего устройства 3 и переключателя 7 режимов коммутации соответственно. Первый, второй, третий и пятый выходы блока50 синхронизации подключены соответственно к входам управления режимом записи первого оперативного запоминающего устройства 5, первым входом соответственно реверсивного счетчи ка 6, преобразователя 2 параллельного кода в последовательный и адресного блока 10, И выходов адресно 83 4го блока 10 соединены с соответствую- щими входами управления режимом записи в блоках 11 элементов памяти.Информационные входы блоков 11 памяти всех 1 каналов подключены к соответствующим выходам блока 8 преобразователей двоичного кода в щ -фаэную систему сигналов. Выходы блока 11 элементов памяти в каждом иэканалов через усилитель 12 мощности подключены к соответствунищимфазам щаговых двигателей 13, (0+1)-йвькод адресного блока 10 соединенс адресными входами переключателя 7режимов коммутации, второго 3 и первого 5 оперативных запоминающих устройств, (0+2)-й выход адресного блока 10 -. с третьим входом преобразователя 2 параллельного кода в последовательный, третий выход которогоподключен к входу вычислителя 4.Выходы второго оперативного запо-.минающего устройства 3 соединены с 1вторяк входами преобразователя 2параллельного кода в последовательный, выходы которого подключены ксуммирующему и вычитаюцему входамреверсивного счетчика 6, другиевходы которого соединены с вькодамипервого оперативного запоминающегоустройства 5. Выходы разрядов реверсивного счетчика 6 подключены к вторым входам узла 9 коррекции счетчика,первым входом соединенного с вькодомпереключателя 7 режима коммутации,к этому же выходу подключены задающие входы блока 8 преобразователейдвоичного кода в а-фаэную системусигналов, а выходы узла 9 коррекциисчетчика соединены с управляющимивходами блока 8 преобразователейдвоичного кода в д 1-фазную системусигналов и информационными входамипервого оперативного запоминающегоустроиства 5,Элементы 6, 8 н 9 образуют многорежимный распределитель 14 импульсов.На фиг. 2 показаны временные диаграммы сигналов на следующих элементах устройства:15 - на входе управления режимомзаписи переключателя 7 реки-, мов коммутации;16 - на входе управления режимомзаписи второго оперативного запоминающего устройства 3;17 - на входе блока 1 синхрониза-.ции;18 - на входе "Запись" реверсивного счетчика б,19 - на первом входе преобразователя 2 параллельного кодав последовательный; 520 - на втором входе адресногоблока 10;21 - на входе управления режимомзаписи первого оперативногозапоминающего устройства 5; 1022 - на первом входе адресногоблока 10,23 - на третьем входе преобразователя 2 параллельного кодав последовательный, 15Блок 1 синхронизации (фиг. 3) состоит из тактового генератора 24, , элемента И-НЕ 25, делителя 26 и дешифратора 27.Преобразователь 2 параллельного . 20 кода в последовательный (фиг; 4) состоит из-разрядного счетчика 28 (где- число двоичных разрядов), схемы 29 деления частоты и дешифратора 30 направления перемещения.Адресный блок 10 (Фиг. 5) состоит из счетчика 31 и дешифратора 32.Преобразователь 8 двоичного кода вщ-Фазную систему напряжений (Фиг.б) содержит, переключатель 33 с задающими 30 входами 34, управляющими входами 35, входами 36 управления емкостью реверсивного счетчика 37 и выходамн 38 щ-Фазных сигналов управления ШД.Устройство работает следующим образом.В начальный момент времени вкдочены определенные фазы ШД 13 в соответствии с информацией, имеющейся . в блоках 11 элементов памяти (соот ветствует определенному такту управления), Коды, определяющие текущее состояние блоков элементов памяти1 каждого иэ каналов, записаны в соответствующих ячейках первого оператнвного запоминающего устройства 5. Код счетчика 31 адресного блока 10 определяет номер управляемого канала.Перед началом работы устройствавычислитель 4 записывает в переключатель 7 режимов коммутации и кодов,.определяющих заданные режимы комму-.тации ШД 13,во второе оперативное за.поминающее устройство 3 записываетсявеличина перемещения для каждогодвигателя 13, а в счетчик 31 адресного блока 10 " код, соответствующийпервому каналу. 1По сигналу 17. "Пуск" (фиг. 2), поступающему от вычислителя 4 на вход блока 1 синхронизации, последний вырабатывает управляющие импуль- сы 18-23 (фиг. 2).По сигралу 18 происходит запись в реверсивный счетчик б кода, соот-. ветствующего текущему состоянию блока элементов памяти первого канала управления, из первой ячейки первого оперативного запоминаюп;его устройст" ва 5 (номер ячейки определяется кодом с (1+1)-го выхода адресного блока 1 С.По сигналу 19 комбинационная схема 29 (фиг, 4) деления частоты преобразователя 2 параллельного, кода в последовательный осуществляет опрос одного извыходов второго оперативного запоминающего устройства 3, содержащего код перемещения для обрабатываемой координаты. При единичном сигнале на указанном выходе Формируется импульс на положительном илн отрицательном выходедешифратора 30 знака перемещения.(определяется (+1)-м знаковым разрядом кода перемещения). Схема 29 деления частоты построена таким образом, что для каждого значения кода счетчика 28 (фиг. 4) опрашивается лишь один изразрядов кода на входе схемы 29 деления частоты.Число возможных значений кодов счетчика 28 за один цикл работы равно 2", при этом первый (старший) разряд кода на входе схемы 29 деле-2 к Еф ния опрашивается 2 = 2 , второй - .2 к й 2 к2 а 1 -й (младший)2 с ф 2" = 2 раз. Таким образом, за одинцикл работы счетчика 28 для каждогоканала на выходе преобразователя параллельного кода в последовательный формируетсяб2 "Ч; импульсов,1 агде б 1 - число импульсов;для -гоканала,51- (о или 1) - значение 1-горазряда кода перемещенияпо-му каналу.Импульс с выходов преобраэоватедя 2 параллельного кода в последовательный поступает на суммирующийили вычитающий входы реверсивногосчетчика 6 и изменяет его состояние.В том случае, когда код реверсивного счетчика 6 меньше Вц, (гдеИ ;, чис7 1144 ло тактов в одном цикле коммутации), код,на выходе узла 9 коррекции счетчика 6 совпадает с кодом последнего. Если же код реверсивного счетчика 6 равен нулю (перемещение на один шаг 5 в минус), то код на выходе узла 9 коррекции счетчика 6 устанавливается в И в, , . В случае появления кода 11 ю +1 на выходах счетчиков (перемейкц11щение на один шаг в плюс" из кода 10 я ,) на выходе узла 9 коррекции фюрмируется код единицы. Таким образом, узел 9 коррекции обеспечивает циклическое изменение кода счетчика 6 с периодом Ч ц, как при положи тельном, так и при отрицательном направлении перемещения, причем 9 ,определяется -кодом, записанным в соответствующей ячейке переключателя 7 режимов коммутации, иможет оператив но изменяться вычислителем 4 в процессе работы устройства.Код с выхода узла 9 коррекции счетчика поступает на адресные входы блока 8 преобразователя двоичного 25 кода в в -фазную систему сигналов, на задающих входах которого установ.лен код с .выхода переклочателя 7 режимов коммутации. Сигналы с выходов блока 8 преобразователей поступают Зр на первые входы блоков 11 элементов ,памяти каждого из каналов.Адрес управляемого в данный момент канала определяет номер одного из 11 выходов адресного блока 10 (в рассматриваемом случае - первого), на котором по сигналу 20 формируется импульс записи кода с вьхода блока 8 преобразователя в блок 11 элементов памяти управляемого канапа.По сигналу 21 (фиг. 2) код с выхода узла 9 коррекции счетчика 6 записывается в ячейку первого оперативного запоминающего устройства 5, адрес которой поступает с (0+1)-го выхода адресного блока 10.По сигналу 22 (фиг. 2) код адреса в адресном блоке 10 увеличивается на единицу, и устройство переходит к управлению следующим каналом.После окончания указанных циклов, счетчик 31 (фиг. 5) адресного блока 10 переполняется, а импульс 23 с его (г 1+2)-го выхода увеличивает значение кода счетчика 28 пргобраэо вателя 2 на единицу., Преобразова 183тель 2,параллельного кода в последовательный переходит к следующему циклу преобразования. В течение каждого из укаэанных циклов происходит изменение (если это требуется) состояний всех Л каналов управления двигателями, что обеспечивает одновременное и независимое управление каждым двигателем 13 путем работы распределителя 14 в режиме разделения времени.Переполнение счетчика 28 вызывает появление сигнала на третьем выходе преобразователя 2 параллельного кода в последовательный, который, поступая в вычислитель 4, дает команду запроса на выдачу следующих заданий на перемещение или остановку двигателей.Если период запросов в вычислитель 4 достаточно мал, устройство работает в контурном режиме. При этом любая криволинейная траектория заменяется ломаной линией, состоящей из малых отрезков прямых линий.Адресный блок 10 (фиг. 5) обеспечивает последовательную во времени работу всех каналов управления, т,е., обеспечивает перезапись информации из блока 8 преобразователей двоичного кода в щ -фазную систему сигналов в блок 11 элементов памяти управляемого в данный момент времечи канала.Введение в устройство для управления несколькими двигателями двух оперативных запоминающих устройств, блока синхронизации, переключателя режимов коммутации и преобразователя параллельного кода в последовательный дает возможность управлять различными типами двигателей и программно изменять алгоритмы коммутации их фаэ в процессе работы.При использовании в одном изделии различных типов ШД отпадае необходимость разработки специализированных систем управления для каждого типа двигателя, что сникает аппаратурные затраты, повышает надежность и весо-габаритные характеристики. Изменение алгоритма коммутации программно в процессе работы позволяет улучшить динамические характеристики привода, уменьшает время разгона и торможения, повышает производительность привода за счет увеличения скорости двигателя.