Устройство для решения дифференциальных уравнений

(71) Институт проблв энергетике АН УСС.И. Петров,тепановм моделиров ния детельство ССС15/328,етельство СС15/328,вых ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗО К АВТОРСКОМУ СВИДЕТЕЛЬ 54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, блок ввода-вывода, группу из 1 решающих блоков и группу из К коммутаторов, причем вход данных блока управления соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным входом блока, ввода-вывода, блок управления содержит узел памяти, регистр адреса, счетчик команд, регистр команд, дешифратор команд, причем информационные выходы регистра команд соединены с входами дешифратора команд каждый коммутатор содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей, четыре элемента И, два дешифратора адреса и триггер запроса, в каждом коммутаторе выходы регистра вывода каждого коммутатора соединены с информационными входами выходных информационных ключей коммутатора,оды регистра ввода каж 4 ого коммутатора соединены с информационными входами входных информационных ключей, выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода и первым входом триггера запроса, выход второго элемента И каждого коммутатора соединен с упразляющими входами выходных информационных ключей, выход первого дешифратора адреса каждого коммутатора соецинен с первыми входами первого и третьего элементов И, выход третьего элемента И соединен с управляющими входами входных информационных ключей, выход второго дешифратора адреса каждого коммутатора соединен с первыми входами второго и четверто го элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регист- й ра ввода, решающий блок содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке фф первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра ко- ф, эффициента решающего блока, второй :выход первой группы вьжодов распределителя импульсов решающего блока соединен со счетным входом счетчика команд решающего блока, третий выход первой группы выходов распределителя импульсов решающего блока1134949 14 Блок 2 управления вырабатывает по шине 7 адрес коммутатора 3(1) первого решающего блока, по управляющей шине 10 - сигнал "Запись УВВ" (ЗП УВВ), по которому слово из узла 31 памяти блока 2 управления по информационной шине 8 записывается в регистр 42 вывода (фиг. 5). При этом в триггере 51 устанавливается "1", которая в виде запроса по шине 16 поступает в решающий блок 4(1). По сигналу с шины 16 решающий блок 4(1) обращается к коммутатору 3(1) как к внешнему устройству, считывает информацию с регистра 42 вывода через ключи 43 по шине 12(1) в узел 63(1) памяти и по шине 15 (сигнал СБР) сбрасывает триггер 51 в исходное состояние. Аналогично вся исходная информация (коэффициенты, значения граничных условий) загружается в узел 63(1) памяти первого решающего блока 4(1), который последней командой передаваемого 35 массива запускается на выполнение .;с. первой итерации в соответствии с формулой (3). Затем блок 2 управления перекачивается через коммутатор 3(2) к второму решающему блоку40 4(2), загружает исходной информацией узел 63(2) памяти и передает управление решающему блоку 4(2), который начинает выполнять собственную программу по Формуле (3), а в это время блок 2 управления переключается к следующему блоку 4 и, таким образом, всерешающих блоков 4 со смещением во времени параллельно выполняют программы первого итерационного цикла (алгоритм работы решаюЩего устройства блока 4 приведен на фиг. 12). Взаимодействие блока 2 управления с блоками 4(1) и 4() осуществляется синхронно, 55 т.е. по принципу "запрос-ответ". После того, как выполнено решение в любом иэ решающих блоков 4 в первом 13Решение задачи включают следующие зтапыф загрузку исходных данных (коэффициентов, значений граничных условий и т.д.), из блока 1 ввода- вывода в узел 31 памяти блока 2 управления решение исходного урав)нения в решающих блоках 4(1)-4( 1 ) под управлением блока 2, выдачу полу ченного результата из узла 31 памяти блока 2 управления в блок 1 ввода-вывода.. 5 О 15 20 25 30 итерационном цикле, решающий блок 4 сообщает об этом блоку 2 управления. Для этого решающий блок 4 записывает результат в регистр 47 коммутатора 3 и выставляет на шинах 14 адрес блока 5 запроса прерывания, на шинах 13 - соответствующий блоку 5 запроса прерывания код и по управляющему сигналу ЗП УВВ (шина 15) через дешифратор 19 адреса (фиг, 2) и элемент И 20 устанавливает в триггере 21 запрос прерывания, который по шине 18 передается блоку 6 приоритетного прерывания. По запросу прерывания в блоке 6 приоритетного прерывания формируется код, соответствующий данному решающему блоку 4, тот код по шине 9 передается в блок 2 управления, который подключается через соответствующий коммутатор 3 к соответствующему блоку 4 и по сигналу ЧТ УВВ (шина 10) через ключи 46 и информационные шины 9 считывает результат первой итерации из регистра 47 ввода в узел 31 памяти. Блок 6 Формирует по шине 17 сигнал, который сбрасывает триггер 21 блока 5 в исходное состояние.Более подробный алгоритм работы блока 2 управления в режиме чтения из решающего блока 4 приведен на фиг. 10.Далее, таким же образом, принимаются полученные на первой итерации значения остальных блоков 4 в буферную область памяти блока 2 управления, причем управляющая программа блока 2, недожидаясь окончания вычислений во всех блоках 4, отслеживает окончание работы соседних блоков 4, и, как только результат оказывается в буфервй области, осуществляет переэагрузку полученной информации в освободившиеся решающие блоки 4 для выполнения следующей итерации, в то время как остальные блоки 4 заканчивают текущую итерацию. Таким образом, последовательнооставшиеся блоки 4 переходят к выполнению следующей интерации. Каждый раз перед переходом к сле. дующей итерации блок 2 управления в соответствии с алгоритмом работы, приведенным на Фиг. 11, и формулой (4) вычисляет невязкуОписанный итеративный процесс повторяется до тех пор, пока не будут получены значения функции для5 11349496калдого узла с заранее заданной точ- ляет повысить производительность устностью. ройства за счет организации асинхронТаким образом, введение новых ного взаийодействия решающих блоков функциональных блоков и связей позво- (фиг. 13) .1 соединен с входом синхронизации регистра адреса решающего блока, четвертый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющими. входами ключей первой группы решающего блока, пятый выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, шестой выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей второй группы решающего блока, восьмой выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра команд решающего блока,.девятый выход первой группы выходов распре. делителя импульсов решающего бло", ка соединен с входом синхронизации регистра результата итерации решающего блока, десятый выход пер- вой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра левой точки решающего блока одиннадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра правой точки решающего блока, первая группа входов распре-. делителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы ключей второй группы решающего блока ,соединены с информационными входами 1регистра коэффициента, регистра команд, регистра правой точки, первыми группамк информационных входов регистра результата итерации и ре" гистра левой точки решающего блока, выходы счетчика команд решающего блока соединены с информационными входами регистра адреса решающего блока, .выходы регистра правой точки 334949решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информационными входами регистра левой точки решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, правая группа выходов которого соединена:с второй группой информационных входов регистра левой точки решающего блока, выходы регистра коэффициента решающего блока соединены с вторыми входами элементов И первой группы решающего блока, вторая группа выходов регистра результата итерации решающего блока соединена с вторыми входами элементов И второй группы решающего блока, выходы элементов И первой и второй групп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ груцп, выходы которых соединены с информа,ционными входами ключей первой груп,пы решающего блока, первый выход ,второй группы выходов распределите" ля импульсов решающего блока соединен с входом записи узла памяти решаю,щего блока, второй выход второй группы выходов распределителя им.пульсов решающего блока соединен с ;входом чтения узла памяти решающего блока, информационные входы ключей второй группы решающего блока соединены с выходами узла памяти решающего блока, выходы ключей первой группы решающего блока соединены с информационными входами узла памяти решающего блока, выходы регистра адреса решающего блока соединены сФадресными входами узла памяти решающего блока, о т л и ч а ю щ е - ;е с я тем, что, с целью повышения производительности, в него. введены группа изблоков запроса прерывания и блок приоритетного прерывания, причем каждый блок запроса пре рывания содержит дешифратор адреса, ,элемент И, триггер, выход дешифра;тора адреса блока запроса прерывания соединен с первым входом элемен.та И блока запросапрерывания выход которого соединен с. синхронизирующим входом триггера блока запроса прерывания, блок приоритетного прерывания содержит регистр запроса прерывания, регистр текуще 134949Мю 8 юде аЬжажюие:М 7-,убою лаюеюаг ИРЛТ-фВЪцуар ЯВЯМИ МАЙЮ МР 07-реиемр иробой ееаиВО;Я-регистре коз 4 ирициейнщ ЖРР РфЮстР ФЮуЬевеа впва 3 щвС -юрчнатрр,рЬ,юйираж осуд ам и Моск 710рственногобретенийа, Ж, Р Поди комитета СССР открытий ушская наб.,11го состояния, дешифратор приорите 1та, триггер блокировки, элемент ИЛИ,элемент И, триггер прерывания,регистр управления, дешифратор управления, выходы регистра запроса пре-,рываний блока приоритетного прерывания соединены с первой группойвходов дешифратора приоритетов, спервой группой информационных входоврегистра управления и входами дешифратора управления блока приоритетного прерывания, первая группавыходов регистра текущего состоянияблока приоритетного прерывания соединена с второй группой входов дешифратора приоритета блока приоритетного прерывания, выход которогосоединен с первым входом элемента Иблока приоритетного прерывания,второй входкоторого соединен свторым выходом регистра текущего состояния блока приоритетного прерывания,выход триггера блокировки блокаприоритетного прерывания соединенс первым входом элемента И блокаприоритетного прерывания, второйвход которого соединен с выходомэлемента ИЛИ блока приоритетногопрерывания, выход элемента И блокаприоритетного прерывания соединенс информационным входом триггерапрерывания блока приоритетногопрерывания, выход которого соединенФс входом триггера блокировки и ссинхронизирующим входом регистрауправления блока приоритетногопрерывания, блок управления содержит две группы ключей, регистрпредыдущей итерации,. сумматор, де-шифратор команд, регистр текущей итерации, распределитель импульсов, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, выходы первой группы ключей блока управления соединены с информационными входами узла памяти блока управле-. ния, информационные выходы которого соединены с информационными входами второй группы ключей, .первый выход первой группы выходов распределителя импульсов блока управления - с входом записи узла памяти блока управления, второй выход первой группы фвыходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, первый выход второй 34949 группы выходов распределителя импульсов блока управления соединенуправляющим входом счетчика команд блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами первойгруппы ключей блока управления, четвертый выход второй группы выходов распределителя импульсов блокауправления соединен с управляющими входами второй группы ключей блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистрапредыдущей итерации блока управления, седьмой выход второй группы выходов распределителя импульсов блока управления - с управляющим входом сумматора блока управления,восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра текущей итерации блока управления, первая группа входов распределителя импульсов блока управления соединена с выходамидешифратора команд блока управления,входы которого соединены с выходами регистра команд блока управления, выходы второй группы ключей блока управления соединены с входами регистра команд, регистра предыдущейитерации, первой группой входоврегистра текущей итерации блока управления, выходы счетчика командблока управления соединены с входамирегистра адреса блока управления,3 щходы регистра предыдущей итерацииблока управления соединены с входами первого слагаемого сумматора блока управления, входы второго слагаемого которого соединены с пер вой группой выходов регистра текущей итерации блока управления, выходы сумматора блока управления соединены с второй группой входов регистра текущей итерации блока :управления, вторая группа выходов .которого соединена с информационны1 134949 ми входами первой группы ключейблока управления, выходы регистраадреса блока управления соединеныс входами первого дешифратора адресакаждого коммутатора, выходы первойгруппы ключей блока управления соединены с входами регистра выводакаждого коммутатора и с второй груп"пой входов регистра текущего состояния блока приоритетного прерывания,входы второй группы ключей блокауправления соединены с выходамивходных информационных ключей каждого коммутатора и с второй группойвыходов регистра управления блокаприоритетного прерывания, третийвыход первой группы выходов распре-делителя импульсов блока управлениясоединен с вторым входом первогоэлемента Икаждого коммутатора,четвертый выход первой группы выходов распределителя импульсов блокауправления соединен с вторым входомтретьего элемента И каждого коммутатора, пятый выход первой группывыходов распределителя импульсовблока управления соединен с первымвходом регистра текущего состоянияблока приоритетного прерывания,шестой выход первой группы выходовраспределителя импульсов блокауправления соединен с третьим входом элемента И блока приоритетногопрерывания, седьмой выход первойгруппы выходов распределителя импульсов блока управления соединен ссинхронизирующим входом триггерапрерывания блока приоритетногопрерывания, восьмой выход первойгруппы выходов распределителя импульсов блока управления соединен спервым управляющим входом регистрауправления блока приоритетного прерывания, девятый выход первой группы выходов распределителя импульсовблока управления соединен с вторымуправляющим входом регистра управИзобретение относится к цифровойвычислительной технике, а именнок устройствам для обработки цифровых ления блока приоритетного прерывания,первый выход которого соединен свторым входом распределителя импульсов блока управления, выходы выходных информационный ключей 1 -гокоммутатора соединены с информационными входами второй группы ключей1 -го решающего блока, информационные входы регистра ввода-го коммутатора и информационный вход триггера 1 -го блока запроса прерываниясоединены с выходами первой группыключей-го решающего блока, входы второго дешифратора адреса-го коммутатора и входы дешифратораФадреса ( -го блока запроса прерывания соединены с выходами регистра адреса-го решающего блока, второй вход четвертого элемента И-гокоммутатора и второй вход элемента И , -го блока запроса прерываниясоединены с третьим выходом второйгруппы выходов распределителя импульсов 1 -го решающего блока, второйвход второго элемента.И 1 -го коммутатора соединен с четвертым выходомвторой группы выходов распределителя импульсов-го решающего блока, второй вход триггера запроса . -го коммутатора соединен с пятым выходом второй группы выходов распределите"1 ля импульсов 1 -го решающего блока, выход триггера запроса 1 -го коммутатора соединен с вторым входомраспределителя импульсов-го решающего блока, выход триггера-го блока запроса прерывания соединен с соответствующим входом регистра запроса прерывания блока приоритетного прерывания, вход сброса триггера-го блока запроса, прерывания соединен с соответствующим выходом дешифратора управления блока приоритетного прерывания, вторая группа информационных входов регистра управления блока приоритетного прерывания соедндинена с логическим нулем устройства,данных, и может быть использованодля решения дифференциальных уравнений в частных производных.949 4 Цель изобретения - повышение производительности устройства.Поставленная цель достигается тем, что в устройство для решения 55 дифференциальных уравнений, содержащее блок управления, блок ввода- вывода, группу из К решающих бло 3 1134Известны устройства для решениядифференциальных уравнений, содержащие решающие блоки, информационныесвязи, коммутаторы, информационнуюшину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающийблок, группы элементов ИЛИ 1,Недостатком этих устройств являетая ограниченная пропускная спо Особность информационной шины, которая является общей для всех решающих блоков и позволяет осуществлятьзагрузку и обмен между решающимиблоками последовательно, что снижает общую производительность.Наиболее близким к предлагаемомуявляется устройство, содержащеерешающие блоки, каждый из которыхчерез соответствующий коммутатор.соединен двусторонними связями синформационной шиной, устройствоуправления, соединенное двусторонними связями с устройством вводавывода и с информационной шиной, акаждый решающий блок содержит регистры чтения и записи, ключи, узелсвязи, микропроцессор, соединенныйдвусторонними связями с запоминающим устройством, подключенным соответствующим входом и выходом к выходу решающего блока, соединеннымикоммутаторами, управляющие входыкаждого коммутатора соединены с соответствующими выходами устройстваулаалеалл 2.Недостатком этого устройстваявляется низкая производительность,которая является следствием того,что, с одной стороны, наличие общей40управляющей шины для включения-выключения всех микропроцессоров обеспечивает только синхронный режимработы, а с. другой стороны, наличиеобщей информационной шины, которая45связывает между собой решающиеблоки, приводит к необходимостипоследовательного обмена информацией между решающими блокамй, тогдакак микропроцессоры, ожидая окончания обмена, простаивают.50 ков и группу из К коммута;оров,причем вход данных блока управления.соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным,входом блока ввода-вывода, блок управления содержит узел памяти, ре- .гистр адреса, счетчик команд, регистр команд, дешифратор команд, при.чем информационные выходы регистракоманд соединены с входами дешифра:тора команд, каждый коммутатор содержит регистр ввода, регистр вывода, группу выходных информационныхключей, группу входных информационных ключей,; четыре элемента И, двадешифратора адреса и триггер запроса, выходы регистра вывода каждогокоммутатора соединены с информационными входами выходных информационныхключей, выходы регистра ввода каждого коммутатора соединены с информационными входами входных информационных ключей; выход первого элементаИ каждого коммутатора соединен свходом синхронизации регистра вывода,и первым входом триггера запроса,выход второго элемента И каждого ком-мутатора соединен с управляющимивходами выходных информационныхключей, выход первого дешифратораадреса каждого коммутатора соединенс первыми входами первого и третьегоэлементов И, выход третьего элемента И коммутатора соединен с. управляющими входами входных информационных ключей, выход второго дешифратора адреса каждого коммутаторасоединен с первыми входами второгои четвертого элементов И, выходчетвертого элемента И каждогс коммутатора соединен с входом синхронизации регистра ввода, рещающий блоксодержит регистр результата итерации, распределитель импульсов,регистр левой точки, дешифратор команд, регистр коэффициента,сумматор, регистр команд, счетчие команд.регистр правой точки, две группыключей, две группы элементов И, груй"пу элементов ИЛИ, регистр адреса,узел памяти, причем в каждом решающем блоке первый выход первой группьвыходов распределителя импульсовсоединен с входом синхронизациирегистра коэффициента решающегоблока, второй выход первой группывыходов распределителя импульсоврешающего блока соединен са счетным134949 бвходом счетчика команд решающего блока,третий выход первой групйы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра адреса решающего блока, четвертый выход первой группы выходов распределителя импульсов решающего блока соединен с ;управляющими входами ключей первой группы решающего блока, пятый выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, шестой выход первой группы выходов распределителя импульсов решающего ,блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой группы выходов распределителя импульсов решающего блока соединен с управляющими. входами ключей второй группы ,решающего блока, восьмой выход первой группы выходов распределителя импульсов решающего блока соединенс входом синхронизации регистра команд решающего блока, девятый выход первой группы выходов распреде" лителя импульсов решающего блока соединен с входом синхронизации регистра результата итерации решающего блока, десятый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра левой :точки решающего блока, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход первой группы выходов распределителя импульсов решающего блокасоединен с входом синхронизации регистра правой точки решающего блока, первая группа входов распре" , делителя импульсов решающего блокасоединена с выходами дешифраторакоманд решающего блока, входы которого соединены с выходами регистракоманд решающего блока, выходы ключей второй группы решающего блокасоединены с информационными входамнрегистра коэффициента, регистракоманд, регистра правой точки, первыми группами информационных входоврегистра результата итерации и регистра левой точки решающего блока,выходы счетчика команд решающего . 5 30 5 20 25 30 35 40 45 50 55 блока соединены с информационнымивходами регистра адреса решающегоблока, выходы регистра правой точки,решающего блока соединены с входами первого слагаемого сумматорарешающего блока, входы второго слагаемого которого соединены с информационными входами регистра левой точ.Ки решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входоврегистра результата итерации решающего блока, первая группа выходовкоторого соединена с второй группойинформационных входов регистра левойточки решающего блока, выходы регистра коэффициента решающего блока соединены с вторыми входами элементовИ первой группы решающего блока,вторая группа выходов регистра результата итерации решающего блокасоединена с вторыми входами элементов И второй группы решающего блока,выходы элементов И первой и второйрупп решающего блока соединенысоответственно с первыми и вторымивходами элементов ИЛИ групп, выходыкоторых соединены с информационными входами ключей первой группырешающего блока, первый выход второйгруппы выходов распределителя импульсов решающего блока соединен свходом записи узла памяти решающегоблока, второй выход второй группывыходов распределителя импульсоврешающего блока соединен с входомчтения узла памяти решающего блока,информационные входы ключей второйгруппы, решающего блока соединеныс выходами узла памяти решающегоблока, выходы ключей первой группырешающего блока соепинены с информационными входами узла памяти решающего блока, выходы регистра адресарешающего блока соединены с адресными входами узла памяти решающегоблока, введены группа из 1 блоковзапроса прерывания и блок приоритетного прерывания, причем каждыйблок запроса прершвания содержитдешифратор адреса, элемент И, триггер, выход дешифратора адреса бло-.ка запроса прерывания соединенс первым входом элемента И блоказапроса прерывания, выход которогосоединен с синхронизирующим входомтриггера блока запроса прерывания,блок приоритетного прерывания содержит регистр запроса прерывания,регистр текущего состояния, дешифра"тор приоритета, триггер блокировки,элемент ИЛИ, элемент И, триггерпрерывания, регистр управления,дешифратор управления, выходы регистра запроса прерываний блокаприоритетного прерывания соединеныс первой группой входов дешифратораприоритетов, с первой группой информа 10ционных входов регистра управленияи входами дешифратора управленияблока приоритетного прерывания, перваягруппа выходов регистра текущегосостояния блока приоритетного прерыч ч 15вания соединена с второи группоивходов дешифратора приоритета блокаприоритетного прерывания, выход которого соединен с первым входомэлемента И блока приоритетного прерывания, второй вход которого соединенс вторым выходом регистра текущегосостояния блока приоритетного прерывания, выход триггера блокировкиблока приоритетного прерывания соединен с первым входом элемснта И25блока приоритетного прерывания, второй вход которого соединен с выходом элемента ИЛИ блока приоритетногопрерывания,выход элемента И блокаприоритетного прерывания соединен30с информационным входом триггерапрерывания блока приоритетного прерыЪания, выход которого соединен свходом триггера блокировки н с синхронизируюцим входом регистра управления блока приоритетного. прерывания,блок управления содержит две группыключей, регистр предыдущей итерации,сумматор, дешифратор команд, регистртекущей итерации, распределитель 40импульсов, выходы регистра адресаблока управления соединены с адресными входами узла памяти блока. управления, выходы первой группы ключейблока управления соединены с информа 45ционными входами. узла памяти блокауправления, информационные выходыкоторого соединены с информационными входами второй группы ключей,первый выход первой группы выходовраспределителя импульсов блока управления соединен с входом записиузла памяти блока управления, второйвцход первой группы выходов распределителя импульсов блока управления 55соединен с входом чтения узла памяти блока управления, первый выходвторой группы выходов распределителя импульсов блока управления соединен с управляющим входом счетчикакоманд блока управления, второй выход второй группы выходов распределителя импульсов блока управлениясоединен с управляющим входом регистра адреса блока управления,третий выход второй группы выходовраспределителя импульсов блока управления соединен с управляющимивходами первой группы ключей блока управления, четвертый выход второйгруппы выходов распределителя импуль. сов блока управления соединен с управляющими входами второй группы ключей блока управления, пятый выход второй группы выходов распределителя импульсов блока управления, соединен с управляющим входом регистра команд блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра предыдущей итерации блока управления, седьмой выход второй группы выходов распределителя импуль" сов блока управления соединен с управляющим входом сумматора блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра текущей итерации блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блокауправления, выходы второй группы ключей блока управления соединены с входами регистра команд, регистра предыдущей итерации, первой группой входов регистра текущей итерации блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы регистра предыдущей итерации блока управления соединены с входами первого слагаемого сумматора блока управления, входы второго слагаемого которого соединены с первой группой вьмодов регист" ра текущей итерации блока управления, выходы сумматора блока управления . соединены с второй группой входов регистра текущей итерации блока управления, вторая группа выходов которого соединена с информационными9 1134входами первой группы ключей блокауправления, выходы регистра адресаблока управления, соединены с входамипервого дешифратора адреса каждогокоммутатора, выходы первой группыключей блока управления соединеныс входами регистра вывода каждогокоммутатора и с второй группой:входов регистра текущего состоянияблока приоритетного прерывания, вхо рды второй группы ключей блока управ/ления соединены с выходами входныхинформационных ключей каждого комму 1татора и с.второй группой выходоврегистра управления блока приоритетного прерывания, третий выход первойгруппы выходов распределителя импуль"сов блока управления соединен свторым входом первого элемента Икаждого коммутатора, четвертый выход 20первой группы выходов распределителяимпульсов блока управления соединенс вторым входом третьего элемента .Икаждого коммутатора, пятый выход первой группы выходов распределителя 25импульсов блока управления соединенс первым входом регистра текущегосостояния блока приоритетного прерывания, шестой выход первой грунпывыходов распределителя импульсовЗОблока управления соединен е третьим1входом элемента И блока приоритетно"го прерывания, седьмой выход первойгруппы выходов распределителя импульсов блока управления соединен с син-., 5хроиизирующим входом триггера прерывания блока приоритетного прерыва,ния, восьмой выход первой группывыходов распределителя импульсовблока управления соединен с первымуправляющим входом регистра управ-.ления блока приоритетного прерывания:девятый выход первой группы выходовраспределителя импульсов блока ун;равления соединен.с" вторым управляющим входом регистра управления.блока йриоритетного прерывания, первый выход которого соединен с вторым входом распределителя импульсовблока управления, выходы выходных 50информационных ключей-го коммутатора соединены с информацион- .ными входами второй группы ключей1,1 "го решающего блока, информацион"вые входы регистра ввода .-го 55коммутатора и информационный входтриггера 1 -го блока запроса прерывания соединены с выходами первой 949 10 группы ключей 1. -го решающего блока, входы второго дешифратора адреса-го коммутатора и входы дешифратора адреса-го блока запроса прерывания соединены с выходами регистра адреса 1 -го решающего блока, второй вход четвертого элемента И 1 -го коммутатора и второй вход элемента И-го блока запроса прерывания соединены с третьим выходом второй группы выходов распре- "1делителя импульсов 1 -го решающего блока, второй вход второго элементаИ 1 -го коммутатора соединен с четвертым выходом второй группы выходов распределителя импульсов 1 -го решающего блока, второй вход триггера запроса-го коммутатора соединен с пятым выходом второй груцпы выходов. распределителя импульсов-го решающего блока, выход тригге 1ра запроса-го коммутатора соединен с вторым входом распределителя импульсов-го решающего блока, выход триггера-го блока запросапрерывания соединен с соответствующим входом регистра запроса прерывания блока приоритетного прерывания, вход сброса триггера-го ,блока запроса прерывания соединен с соответствующим выходом дешифратора управления блока приоритетного прерывания, вторая группа информационных входов регистра управленияблока приоритетного прерывания соединена с логическим нулем устройства.На фиг. 1 представлена структурная схема предлагаемого устройстваф на фиг. 2 - блок запроса прерывания, на фиг. 3 - блок приоритетного прерывания, на фиг. 4 - блок управления, на фиг. 5 - коммутатор, на фиг. 6 - решающий блок, на фиг, 7 - буфер ввода-вывода блока управления, на фиг. 8 - буфер ввода-вывода решающего блоха, на фиг. 9 - алгоритм работы устройства иа примере метода простой итерации, на фиг. 10- алгоритм работы блока управления в режиме чтения, на фиг. 11 - алгоритм работы блока управления в режиме вычисления невязкиф на фиг. 12 - алгоритм работы решающего блока, на фиг. 13 " диаграмма, иллюстрирующаяработу устройства. Устройство для решения дифференциальных уравнений (фиг. 1), содер.- жит блок 1 вводы-вывода, блок 2 уп34949 12входные информационные шины 9, системные управляющие шины 1 О соединенс коммутаторами 3(1)-3(К). Каждыйрешающий блок 4 через выходные информационные шины 13, адресные шины14, выходные управляющие шины 15соединен с коммутатором 3, блоком5 запроса прерывания. Кроме того,решающий блок 4 через входные ин О формационные шины 12 и управляющуюшину 16 соединен с коммутатором 3.Блок 6 приоритетного прерываниячерез входные управляющие шины17(1)-17( К ) и выходные управляю щие шины 181)-18( ) соединен с бло 1 ками запросов прерывания 5(1)-5( 1 )а через системные информационныешины 8, 9 и системные управляющиешины 10, 11 - с блоком 2 управления,который, в свою очередь, соединен сблоком 1 ввода-вывода.Устройство работает следующимобразом.В исходном состоянии устройствоподготовлено к работе, т.е. в систем-ной памяти блока 2 управления и узлах 63(1)-63(К ) памяти блоков,4(1) -4( К ) записаны управляющиепрограммы (они могут быть "эадиты"в ПЗУ).Рассмотрим работу устройствана примере решения одномерного уравнения параболического типаао ао35Э 1 ЗХ 240(43 55где) - невязка.д+)Алгоритм решения методом простойитерации приведен на фиг. 9. 11 11 равления, коммутаторы 3(1)-3( К ), решающие блоки 4 (1) -4 ( К ), блоки 5(1)-5( К ) запроса прерывания блок 6 приоритетного прерывания, системные адресные шины 7, системные выходные информационные шины 8, системные входные информационные шины 9, системные выходные управляющие шины 10, системную входную шину 11, внутренние по отношению к решающему блоку 4 входные информационные шины 12, выходные информационные шины 13, адресные шины 14, выходные управляющие шины 15, входную управляющую шину 16, входные управляющие шины17(1)-17( К ) и выходные управляющие шины 18 (1) - 18 ( К ) .Блок 5 запроса прерывания (фиг. 2) содержит дешифратор 19 адреса, эле-. мент И 20, триггер 21.Блок 6 приоритетного прерывания (фиг. 3) содержит регистр 22 запроса прерывания, регистр 23 текущего состояния, дешифратор 24 приоритета, триггер 25 блокировки, элемент ИЛИ 26, элемент И 27, триггер 28 прерывания, регистр 29 управления, дешифратор 30 управления.Блок 2 управления (фиг. 4 и 7). содержит узел 31 памяти, регистр 32 адреса, буфер 33 ввода-вывода, группу ключей 33(1) и 33(2), регистр 34 предыдущей итерации, счетчик 35 команд, регистр 36 команд, сумма тор 37, дешифратор 38 команд, регистр 39 текущей итерации, распределитель 40 импульсов.Коммутатор 3(фиг. 5) содержит дешифратор 4 1 адреса, регистр .42 вывода, ключи 43, элемент И 44, элемент И 45, ключи 46, регистр 47 ввода, элемент И 48, дешифратор 49 адреса, элемент И 50, триггер 51.Решающий блок 4 (фиг. 6 и 8) содержит регистр 52 результата итерации, распределитель 53 импульсов, регистр 54 левой точки, дешифратор 55 команд, регистр 56 коэффициента сумматор 57, регистр 58 команд, счетчик 59 команд, регистр 60 правой точки, буфер 6 1 ввода-вывода - две группы элементов И 61(1), 61(2), группу элементов 61(3), две группы, ключей 61(4), 61(5), регистр 62 адреса, узел 63 памяти.Блок 2 управления через системные адресные шины 7, системные выходные информационные шины 8, системные заданного на единичном отрезке(О ( Х с 1), аппроксимируемого методом конзчных разностей Для метода простой итерации 1 ф(щей 1 м Г 11(т 1 1 ф 1(т 1 14(Фв)О. О ф - р. -2 ц фО.н % 14 1 где Ф - номеР итеРации,О - временной шаг- координатный шаге+Й, 1 вф 4 ей