Матричное устройство для возведения в квадрат и извлечения квадратного корня

(21) (22) (46) ,(72) (53) (56) Мф 758 ельство С 8, 1977. Чо 1. С(прототип пе 1 ЕЕЕ ТВАМБ СОМР 11 Ф 9, с. 1022-102 сумматоров эт суммирумматоров х ячеек,й и (и+1)-й торце вход уммирующих ы (ыщЯ 721 еек и) соед трок ны с ответтвующ перан ма 1 к щеи су матриц 1=1,М,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБ ЕТЕНИЙ И ОТКР 11 ТИЙ Н АВТОРСКОМУ СВИДЕТЕЛЬ(54)(57) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯКВАДРАТНОГО КОРНЯ, содержащее столбец из М управляющих ячеек, матрицуиз М строк и М+ 1 столбцов суммирующихячеек (М - разрядность входного числа), причем первая строка матрицысодержит две суммирующие ячейки, акаждая последующая строка на однуячейку больше, чем предыдущая, каждая суммирующая ячейка содержит сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом сумматора, каждая управляющаяячейка содержит элемент 2 И-ИЛИ, причем первые входы элементов И последних суммирующих ячеек всех строк матрицы соединены с входами переноса ми входами младших разрядов да устройства, выход переноса ора последующей суммирующей 1-й строки матрицы соединенпереноса сумматора предьдуммирующей ячейки 1-й строки ы 1 - номер строки матрицы(1+1) - количество суммирующих ячеек в каждой строке матрицы, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИlпервых (М)-х суммирующих ячеек М-й строки матрицы соединены между собой (Г 1=3,М ), первый вход задания режима устройства соединен с р вым и вторым входом элемента 2 И-ИЛИ Ъ й управляющие ячейки (Ъ=1,М), третий вход элемента 2 И-ИЛИ 1-й управляющей ячейки соединен с входом (1-1)-го старшего разряда операнда устройства (1=2,М), и т л и ч а ю - щ е е с я тем, что, с целью повышения быстродействия, в него введены группа из М элементов И, М коммутаторов, Мкорректирующих ячеек, содержащих сумматор элемент И-ИЛИ, выход которого соединен с первым входом сумматора, каждая суммирующая ячейка дополнительно содержит элемент И, выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, каждая управляющая ячейка содержит элемент И, элемент ИЛИ, первые входы которых соединены с первым входом элемента 2 И-ИЛИ, причем первые входы элементов И группы соединены с соответствующими входами старших разрядов операнда, вторые входы элементов И группы соединены с первым входом задания режима устройства, вторые входы сумматоров Р-.й и (Р+1)-й суммирующих ячеек Р-й строки матрицы (Р=1,2, , МД) соединены соответственно с выходами элементов И группы, выход сумматора первой суммирующей ячейки с-й строки матрицы соединен с вторым входом сумматора с-й корректирующей ячейки (с=1, М), выход которого соединен с первым входом с-го коммутатора, первый вход1108440 И-га коммутатора соединен с выходомсумматора первой суммирунщей ячейкигг-й строки матрицы, второй вход элемен га И с-й суммирующей ячейки М-йстроки матрицы соединен с вторым входом с-го коммутатора, второй входЫ го коммутатора соединен с выходомпереноса сумматора (И-Й корректирующей ячейки, управляющие входыкоммутаторов соединены с первым вха-дом задания режима устройства, выходы И коммутаторов и выходы сумматоров д суммирующих ячеек последнейстроки матрицы (д=2, И+1) являютсявыходами разрядов результата устройства, выход переноса сумматоров первой суммирующей ячейки первой строки матрицы соединен с четвертым входом элемецта 2 И-ИЛИ и вторым входомэлемента И второй управляющей ячейки, выход переноса сумматора р-й корректирующей ячейки соединен с четвертым входом элемента 2 И-ИЛИ и первымвходом элемента И 1-Й корректирующей ячейки (Р=1, ВТ=З, И), выходпереноса сумматора с-й корректирующейячейки соединен с первым входом элемента И-ИЛИ (с)-й корректирующей ячейки,выход элемента ИЛИ 1-й управляющейячейки соединен с первым входомэлемента И первой суммирующей ячейки 1-й строки матрицы, выход элемента И 1-й управляюгцей ячейки соединенс вторьгм входом элемента И-ИЛИ с-йкорректиругощеЙ ячейки, первый входэлемента И предыдущей суммирующейячейки г.-й строки матрицы соединенс первьгм входам элемента И последующей суммирующей ячейки 1-й строкиматрицы, выход переноса сумматорапервой суммирующей ячейки о-Й строкиматрицы соединен с входом гтереегосасумматора х-й корректирующей ячейки(с=2, Н, х=-1, И), второй вход элемента И-ИЛИ х-й корректирующей ячейИзобретение относится к вычислительнаи техцггке и может бьть исцальзовац. в сгтецгга.гизирацаггцых вг 1 вгислителях и ц гакапраггзггадЕг е льцьгх ЭВМ ки соединен с первым входом элементаИСКЛЮЧАЮЩЕЕ ИЛИ первой суммирующейячейки о-й строки матрицы, выходэлемента 2 И-ИЛИ о-й управляющей ячейки соединен с вторым входом элементаИ (Ч)-й суммирующей ячейки ег-йстроки матрицы, второй вход сумматора всех суммирующих ячеек каждой строки матрицы, кроме двух последнихсуммирующих ячеек каждой строки,подключен к выходу сумматора суммирующей ячейки предыдущей строки последующего столбца матрицы, первыйвход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первойсуммирующей ячейки первой строки матрицы соединен с первым входом задания режима устройства, вторые входыэлементов И двух последних суммирующих ячеек строк матрицы соециегеггы сшиной логического куля устройства,третьи входы элементов И-ИЛИ (г 1-1)-йкорректирующих ячеек соединены свторым входом задания режима устройства, второй вход элемента И (р)-йсуммирующей ячейки р-й строки матрицы, кроме двух последних суммирующих ячеек этой же строки матрицы,подключеч к второму входу элемента(р)-й суммирующгй ячейки (р+1)-йстроки матрицы, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ предпоследнихсуммирующих ячеек М строк матрицы(М=2, И) соединены с первым входомзадания режима устройства, первыевходы элементов ИСКЛ 10 ЧАЮЩЕЕ ИЛИ последних суммирующих ячеек строкматрицы соединены с шиной логическога нуля устройства, третий вход элемента 2 И-ИЛИ Г-й управляющей ячейкисоединен с И)-м входом старшего разряда операнда (г":=2, И),второй вход элемента ИЛИ г.-йуправляющей ячейки соединен сг.-м входом старшего разряда операнда. для одкотактного выполнения операцийвозведения в квадрат и извлечения квадратцога карня целых и драбцьгх двоичныхчисел,представленных в прямых кодах.55 Известно матричное устройство для возведения в квадрат многоразрядных двоичных чисел, содержащее группу элементов И, блок комбинационных сумматоров и регистры для хранения кодов операнда и результатов, работа которого основана на решении формулы о квадрате числа, равного сумме квадратов составляющих его чисел плюс1 О удвоенное произведение каждого числа на все остальные .11,Недостатком этого устройства явля-.ется отсутствие возможности выполнения операции извлечения квадратного5корня,Наиболее близким к изобретению потехнической сущности является матричное устройство для возведения в квадрат и извлечения квадратного корня,20содержащее столбец из И управляющихячеек, матрицу из Н строк и И+1столбцов суммирующих ячеек, причемпервая строка матрицы содержит две25суммирующие ячейки, а каждая последующая строка на одну ячейку больше,чемпредыдущая, каждая суммирующая ячейка содержит сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом сумматора, каждая управляющая ячейка содержит элемент 2 И-ИИ, вторые входы сумматоров и-й и (и+1)-й суммпрукнних ячеЯек и-й строки матрицы и=235+1 М соединены с соответствуюними входами младших ра рядов операнда устройства, выход переноса сумматора последующей суммирукнней ячейки 1.-и строки матрицы соединен с нхоцом переноса сумма тора предыдущей суммирующей ячейки 1.-й строки матрицы (. - номер строки матрицы .=1, 2.1 Ч; 1+1 - количество суммирукнцих ячеек в каждой строке матрицы), первые входы элемен тов ИСКЛ 10 ЧАЮЩЕЕ И:И (",1-1)-й суммирующих ячеек М-й строки матрицы соединены между собой (1=3,М), первый вход задания режима устройства соединен с первым и вторым входом элемента 2 И-ИЛИ, 50 Ь-й управлякнцей ячейки (Ь=1,Я), третий в.оп элсчста 2 И-И:И 1-й управляющей ячейки (1=2,Ч) соединен с входом (1-1)-го старшего разряда операнд 5 устр,яства 2 едостзт к известного устройства заключается н низком бьк.тродействии, что ян,истек с:1 елствием избыточного оборудования, возрастающего с увеличением разрядности по закону суммы членов арифметической прогрессии.Цель изобретения - повынение быстродействия.Поставленная цель достигается тем, что в матричное устройство для возведения в .квадрат и извлечения квадратного корня, содержащее столбец из М управляющих ячеек, матрицу из Н строк и И+1 столбцов суммирующих ячеек (1 - разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая строка на одну ячейку больше, чем предыдущая, каждая суммирующая ячейка содержит сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соедийен с первым входом сумматора, каждая управляющая ячейка содержит элемент 2 И-ИЛИ, первые входы элементов И последних суммирующих ячеек всех строк матрицы соединены с входами переноса сумматоров этих сум-. мирующих ячеек, вторые входы сумматоров п-й и (п+1)-й сумкирующих ячеек п-й строки матрицы (п=И/2+1,) соединены с соответствующими входами младших разрядов операнда устройства, выход переноса сумматора последующей суммируюней ячейки -й строки матрицы соединен с входом переноса сумматора предыдущей суммирующей ччейки -й строки матрицы ( - номер строки матрицы, =1,И, 1+1 - количество суммирующих ячеек в каждой строке матрицы), первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первых (М)-х суммирующих ячеек М-й строки матрицы соединены между собой (М=З, И, ), первый вход задания режима устройства соединен с первым и вторым входом элемента 2 И-ИЛИ Ь-й управляющей ячейки (Ь=1,М), третий вход элемента 2 И-ИЛИ 1-й управляющей ячейки соединен с входом (1-1)-го старшего разряда операнда устройства (1=2,М), введены группа из И элементов И, И коммутаторов, Икорректирующих ячеек, содержащих сумматор и элемент И-ИЛИ, выход которого соединен с первым входом сумматора, каждая суммируюная ячейка дополнительно содержит элемент И, выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, каждая управляющая ячейка содержит элемент И и элемент ИЛИ, первые входы которых ,соединены с первым входом элемента 2 И-ИЛИ, причем первые входы элсмен 11 О 844 Отов И группы соединены с соответствующими входами старших разрядов операнда, вторые входы элементов И группы соединены с первым входом задания режима устройства, вторые входы 5 сумматоров Г-й и (Г+1)-й суммирующих ячеек Р-й строки матрицы (Г=1,2 1/2) соединены соответственно с выходами элементов И группы, выход сумматора первой суммируощей ячейки с-й10 строки матрицы соединен с вторым входом сумматора с-й корректирующей ячейки (С=1, В), выход которого соединен с первым входом с-го коммутатора, первый вход 1-го коммутатора 15 соединен с выходом сумматора первой суммирующей ячейки В-й строки матрицы, второй вход элемента И с-й суммирующей ячейки И строки матрицы соединен с вторым входом с-го коммутатора,20 второй вход И-го комму-атора соединен с выходом переноса сумматора (И) -й корректируошей ячейки, управляющие входы коммутаторов соединены с первым входом задания режима уст 25 ройстза, выходы М коммутаторов и выходы сумматоров д суммирующих ячеек последней строки матрицы (д=2, +1) являются выходами разрядов результа - та устройства, выход переноса сумма тора первой суммирующей ячейки первой строки матрицы соединен счетвертым входом элемента 2 И-ИЛИ и вторым входом элемента И второй управляющий ячейки, выход переноса сумматора р-й корректирующей ячейки соединен с четвертым входом элемента 2 И-ИЛИ и первым входом элемента И -т корректирующей ячейки (р=1 И; Т=З,И), выход переноса сумматора с-й корректирующей ячейки соединен с первым входом элемента И-ИЛИ (с)-й корректирующей ячейки, выход элемента ИЛИ 1-й управляющей ячейки соединен с первьм входом элемента И первой суммирующей ячейки -й.5строки матрицы, выход элемента И 1-й управляющей ячейки соединен с вторым . входом элемента И-ИЛИ с-й корректирующей ячейки, первый вход элемента И. предыдущей суммирующей яейки 1-й 50 строки матрицы соединен с первым входом элементапоследующей суммирующей ячейки 1-и строки матрицы, выход переноса сумматора первой суммирующей ячейки с-й строки матрицы соеди 55 ыен с входом переноса сумматора х-й корректирующей ячейки (Ч=2,1,х=1, И), второй вход эемента И-ИПИ х-й корректирующей ячейки соединен спервым входом элемента ИСКПЮ 1 АЮНЕЕИЛИ первой суммирующей ячейки Ч-йстроки матрицы, выход элемента 2 И-ИЛИЧ-й управляющей ячейки соединен свторым входом элемента И (Ч)-й суммирующей ячейки Ч-й строки матрицы,второй вход сумматора всех суммирующих ячеек каждой строки матрицы, кроме двух последних суммирующих ячееккаждой строки, подключен к выходусумматора суммирующей ячейки предьдущей строки последующего столбца ма.трицы, первый вход элемента ИСКЛ 0 ЧАЮЩЕЕ ИЛИ первой суммирующей ячейки пер.вой строки матрицы соединен с первымвходом задания режима устройства,вторые входы элементов И двух последних суммирующих ячеек строк матрицы соединены с шиной логического нуля устройства, третьи входы элементов И-ИЛИ (М)-й корректирующих ячеек соединены с вторым входом заданиярежима устройства, второй вход элемента И (р)-й суммирующей ячейкир-й строки матрицы, кроме двух последних суммирующих ячеек этой же строки матрицы, подключен к второму входуэлемента (р)-й суммирующей ячейки(р+ 1)-й строки матрицы, первые входыэ,пементов ИСКЛОЧАОЩЕЕ ИЛИ предпоследних суммирующих ячеек М строк матрицы (М=2, И) соединены с первым входом задания режима устройства, первыевходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ последних суммирующих ячеек строк матрицы соединены с шиной логического нуля устройства, третий вход элемента2 И-ИЛИ Г-й управляющей ячейки соединен с (1-1)-м входом старшего разряда операнда (1=2,И), второй входэлемента ИЛИ 1-й управляющей ячейкисоединен с .-м входом старшего разряда операнда.Иа фиг. 1 приведена структурнаясхема предложенного устройства дляИ=4; на фиг. 2 - функциональная схе. -ма управляющей ячейки; на фиг, 3функциональная схема суммирующейячейки; на фиг. 4 - функциональнаясхема корректирующей ячейки,Матричное устройство (фиг. 1) содержит столбец 1 из И управляющих ячеек 2, матрицу 3 суммирующих ячеек 4 (первая строка матрицы включает две ячейки 4, а каждая последующая строка включает на одну ячейку больше, чем предыдущая), столбец 5 изДля выполнения операции возведе -ния в квадрат на входах 15 и 16 зада,ния режима устройства должетбытькод "01", а при извлечении квадрат ного корня - "10".Матричное устройство работаетследующим образом.Возведение в квадрат в устройстве осуществляется по алгоритмУ, который для дробных чисел выражаетсяинтерационной формулой М корректирующих ячеек 6, группа 7из И элементов И 8, строку 9, комму.таторы 10, входы 11 старших Б разря-дов операнда, входы 12 младших разрядов операнда, выходы 13 старшихразрядов результата, выходы 14 младших М разрядов результата, первый 15и второй 16 входы задания режима работы устройства, вход 17 шины логического нуля,Каждая управляющая ячейка 2(фиг. 2) содержит элемент 2 И-ИЛИ 18элемент ИЛИ 19, элемент И 20, первый вход 21 элемента И 20, Первыйвход элемента 2 И-ИЛИ 18 выполнен ин 15версным. Кроме этого, управляющаяячейка 2 имеет второй вход 22 элемента ИЛИ 19, третий выход 23 элемента 2 И-ИЛИ 18, четвертый вход 24элемента 2 И-ИЛИ 18, выход 25 элемен 20та И 20, выход 26 элемента ИЛИ 19,выход 27 элемента 2 И-ИЛИ 18.Каждая суммирующая ячейка 4 содержит элемент И 28, элемент ИСКЛ 10 ЧАЮЩЕЕ ИЛИ 29, сумматор 30, первыйвход 31 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29,первый вход 32 элемента И 28, второй вход 33 элемента И 28, вход 34сумматора 30, вход 35 переноса сумматора 30, выход 36 суммирующей ячей- З 0ки 4, соединенный с первым входом31 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 29, выход 37 суммирующей ячейки 4, соединенный с первым входом 32 элементаИ 28, выход 38 суммирующей ячейки 4,соединенный с вторым входом 33 элемента И 28, выход 39 сумматора 30,выход 40 переноса сумматора 30.Каждая корректирующая ячейка 6содержит элемент И-ИЛИ 41, сумматор 42, второй, третий и первыйвходы 43, 44 и 45 элемента И в И 41,вход 46 сумматора 42, вход 47 переноса сумматора 42, выход 48 корректирующей ячейки 6, соединенный с вто рым входом элемента И-ИЛИ 41, выход49 суммы, выход 50 переноса сумматора 42.Номера строк матрицы 3 суммирующих ячеек 4 возрастают сверху вниз, 50а столбцов - слева направо. при и=.1,М и Р =О,При нулевом сигнале на управляющих входах коммутаторов 10 (на первом входе 15 задания режима работы устрвйства 0"), коммутаторы передают информацию со своих первых входов, а при единичном сигнале - с вторых входов. где Г - и-й разряд Н-разрядного кода операнда;Г - значение квадрата числа наии-м шаге итерации;Г - результат выполнения опейрации возведения в квадрат.Код операнда в Ю разрядов подают на входы 11 устройства. Ре="ультат выполнения операции возведения в квадрат формируется на выходах 13 и 14 устройства. При этом на выходах 13 формируется И старших разрядов результата, а на выходах 14 - И младших разрядов. На входах 12 должен быть нулевой код.Операция возведения в квадрат осуществляется в устройстве с использованием сумматоров 30 и элементов И 28 суммирующих ячеек 4. При этом все элементы ИСКЛЮЧАЮЩЕЕ ИПИ 29 нулевым сигналом на первом входе настраиваются на логическое повторение. Необходимые нулевые сигналы поступают на элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 29 с входом 15 и 17, а также с выхода элемента И 20 управляющих ячеек 2. Единичный сигнал на входах 16 организует цепь распространения переносов между сумматорами 42 корректирующих ячеек 6. Умножение на коэффициент 2выполняется сдвигом и соответствующей коммутацией входов н выходов матрицы 3 строк суммирующих ячеек 4 устройства, Вычисление произведения Г, (2 Г 6., 01) осуществляется на элементах И 28 суммирующих ячеек 4 и-й строки матрицы 3. Вычисление суммы в итерационной формуле алгоритма осуществляется с использованием сумматоров 30 суммирующих ячеек 4 и-й строки матрицы 3 н сумматора42 (и"1)-й корректирующей ячейки 6 столбца 5. При этом нулевое значение Ро обеспечивается нулевым кодомна входах 12 и нулевым сигналом на входе 15 задания режима, блокируощим 5 элементы И 8,Передача же в и-ю строку матрицы 3 ицифр операнда осуществляется через третьи входы элементов 2 И-ИЛИ 18 управляющих ячеек 2 столбца 1, въходы которых подключены к вторым входам элементов И 28 соответствующих суммируюиих ячеек 4 матрицы, Передача же в и-ю строку матрицы 3 цифры Г, операнда для последующего вычисления произведения 15 Г (Е Е,6- 01) осуществляется через элемент ИЛИ 19 и-й упранляощей ячейки 2. формирование кода "01" во втором сомножителе произведения осуществляется связью входов перекоса 20 сумматора последней суммирующей ячейки 4 каждой строки матрицы 3 с первым входом элемента И 28 этой суммирующей ячейки 4.В силу того, что на управляющих входах коммутаторов 10 нулевой сигнал, на выходы 13 передается код И старших разрядов результата, формируемый на выходах сумматоров 42 корректирующих ячеек 6 и выходе сумматора 30 30 первой суммирующей ячейки 4 и-й строки матрицы 3, Младшие И разрядов результата, поступающие на выходы 13 устройства, формируются на выходах сумматоров остальных (-1)-х сум- мируощих ячеек 4 М-й строки матрицы 3. Извлечение квадратного корня в устройстве осуществляется по известному алгоритму, изв.печения корня без восстановления остатка, в котором 4 О и-я цифра корня 2 равна 1, если и-й остаток ЯО, или Е равна О, если О,(0. При этом ( вычисляется по выражению Умножение кода предыдущего остатка сна 2 выполняется сдвигом и соотнетствующей коммутацией входов и выходов сумматоров 30 строк суммирующих ячеек 4 устройства. Очередные пары6, анализируемых разрядов подкоренного выражения подаются на вторые входы сумматоров 30 двух последних суммирующих ячеек 4 и-й строки матрицы 3 с входов 12 или через элементы И 8 с входов 11 устройства, Вычисление с.пагаемого 2 и-;РО,2 2,2 л- осуществляется на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 29 суммирующих ячеек 4 и-й строки матрицы 3, за исключв нием двух последних суммирующих ячеек 4 той же строки латрицы 3. Вычисление сумм двух ходов, первый из которых составлен из псрнсо и втсрсого спагаемых, а второй - из третьего и четвертого слагаемых выражения пля нычисле иия оГ татка Оу с нуеГ тнля ется с исГОлзовием Гум.атор 1 в О сумми -рующих ячеек 4 и-й с трс ки пти;о 3 де- си 45 +2 о +О, 11 2 при и=1,и Оо =О,очередная и - я пара анализируемых разрядон 2 И-разрядного подкореиного выражения 1разрядный код, равный 2 л, Л.22 т.е, операции поразрядного ИСКЮЧАЮЕГО ИХИ(и)-й цифры корнясо всеми определенными до того цифрами,с цифрой 0 в знаковом разряде приНастройка на извлечение квадратного корня осуществляется подачейна входы 15 и 16 кода "10". На входы11 и 12 подают 2 И разрядов подкоренного выражения, При этом на входы 11подают Я старших разрядов, а на входы 12-М младших разрядов подкоренного числа,Результат операции в И разрядов+(значение корня) формируется на выходах 13 устройства. На выходах 13формируется М-разрядный остаток вдополнительном коде,Выполнение операции осуществляется с использованием сумматоров 30 иэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ 29 суммируюоих ячеек 4. При этом все элементы И 28 суммирующих ячеек 4 единичным сигналом на первых входах элементов ИСКЛЮЧАЮШЕЕ ИЛИ 29 настраиваются на логическое повторение. Необходимые для этого единичные сигналыпоступают с выходов элементов ИГИ 19управляющих ячеек 2. Нулевой сигнапна входах 16 ликвидирует цепь распространения переносов между сумматорами 42 корректируощих ячеек 6 столбца 5.и сумматора 42 (и)-й корректирующей ячейки 6 столбца 5. При этом нулевое значение Оо обеспечивается нулевыми сигналами на входах 17 суммирующих ячеек 4 первой строки матрицы 3, а код "11" четвертого слагае-мого - единичными сигналами на входах15, подключенных к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 29 предпоследних суммирующих ячеек 4 каждой строки матрицы 3 и связью первого входаэлемента И 28 и входа переноса сумматора 30 каждой из последних суммирующих ячеек 4 матрицы 3. Цифры корняформируются на выходах переноса сумматоров 42 корректирующих ячеек 6 ивыходе переноса сумматора 30 первойсуммирующей ячейки 4 первой строки.Так как на входе 15 единичный сигнал,передача в и-ю строку матрицы 3 иовыполненных цифр корня осуществляется через четвертые входы элементов2 И-ИЛИ 18 управляющих ячеек 2столбца 1. Передача же в и-ю строкуматрицы 3 цифры Еи- для последующего вычисления Еи- РО,Е 2 г 2 ч осуществляется через элемент И 20и-й управляющей ячейки 2,Так как на управляющих входах коммутаторов 1 О единичный сигнал, навыходы 13 передается код М разрядовкорня, сформированный на выходах переноса сумматоров 42 корректирующих ячеек 6 и на выходе переноса сумматора 30 первой суммирующей ячейки 4 первой строки матрицы 3.Время извлечения квадратного-корня у прототипа равное,=(2,5 К+0,5 И) р+И(2 е+сц, )где Ср - время распространения переноса в сумматоре;"кснскр время срабатывания коммутатора и элемента ИСКЛЮЧА 9 ЕЕ ИЛИ.Время извлечения квадратного корня у матричного устройства равно1=(0,5 И +0,5 И 2 ) гр+К(йу+1 цсу,иАи) + +с +2Время возведения в квадрат сохранилось прежним и равно 2 Иг+2 й .При сопоставлении 1 и Т видно, что 1( С , т.е. увеличивается быстродействие.Кроме того, с окращается объем аппаратурных затрат, разница в числе суммирующих ячеек двух соседних строк матрицы у предложенного устройства равна единице, а прототипа - дпум, при этом элементов в суммирующей ячейке прототипа больше, 11084401108440 Составитель Л, МедведеваРедактор А, Алексеенко Техред Л.Микеш орректор А. Тяско одписн ака Проектная,Филиал ППП "Патент", г. Ужгоро Ь 5/34 ВНИИПИ Рос по дела 113035, Москв