Устройство тактовой синхронизации

то иггера, к второ дключены выходы входу кото рвого и вт емент ИЛИ,элементовход третье ы через а подключен к о тригг входам вого и втющий выход рого нтеуправляющи элементов упра ОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54)(57) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ, содержащее последовательносоединенные первый реверсивный счетчик, первый триггер, первый элементИ, блок. управления, управляемый делитель частоты, делитель частоты,первый элемент задержки, интегратори первый дешифратор, выходы которогочерез управляемый делитель частотыподключены к второму входу блокауправления, последовательно соединенные второй реверсивный счетчик, второй дешифратор, коммутатор, к другимвходам которого подключены выходысоответствующих разрядов первого реверсивного счетчика, второй триггери второй элемент И, выход которогоподключен к третьему входу блокауправления, задающий генератор, выходкоторого подключен к тактовому входууправляемого делителя частоты, первыйвыход которого подключен к тактовомувходу фазового дискриминатора, второйвыход - к первому входу третьего гратора подключен к входу сброса второго дешифратора и через второй элемент задержки - к входу сброса второго реверсивного счетчика, при этомпервый выход фазового дискриминатораподключен к объединенным первым входам первого и второго реверсивныхсчетчиков и к второму входу первогоэлемента И, а второй выход - к объединенным вторлм входам первого и второго реверсивных счетчиков и второгоэлемента И, другой выход коммутатора подключен к соответствующемувходу первого триггера. а другой выход первого реверсивного счетчика подключен к соответствующему вход второго триггера, выход делителя частоты подключен к входу сброса первого дешифратора, а также третий элемент И и формирователь переднегофронта импульсов, о т л и ч а ю - .щ е е с я тем, что, с целью повышения точности синхронизации путемснижения влияния ложных корректирующиимпульсов, введены элемент неравнозначности, блок регенерации и дополнительные первый и второй элементызадержки, при этом к тактовому и стро;бирующему входам блока регенерацииподключены соответственно второй выход управляемого делителя частотыи выход задающего генератора, а сигнальный вход блока регенерации черезпервый дополнительный элемент задержки соединен с первым входом блокатретьего элемента И, к второму входукоторого подключен выход блока регенерации через элемент неравнозначности, к другому входу которого подключен выход второго дополнительногоэлемента задержки, вход которого1104674 объединен с выходом блока регенерациифи с входом формирователя переднего фронта импульсов, выход которого подключен к соответствующему входинтегратора, а выход третьего эле 3Изобретение относится к передаче дискретных сообщений и может быть использовано для обеспечения тактовой синхронизации приемной части аппаратуры. 5Известна устройство тактовой синхронизации, содержащее последовательно соединенные блок управления, первый управляемый делитель частоты и фазовый дискриминатор, выходы кото О рого подключены к суммирующему и вы - читающему входам первого реверсивного счетчика, а также задающий генератор, интегратор и последовательно соединенные первый триггер и первый 15 элемент И, при этом выход задающего генератора подключен к второму входу . первого управляемого делителя частоты, последовательно соединенные второй управляемый делитель частоты, 20 первый элемент задержки, второй реверсивный счетчик, первый дешифратор и коммутатор, а также формирователь переднего фронта импульса, делитель частоты, второй элемент задержки, 25 второй и третий дешифраторы и последо вательно соединенные второй триггер и второй элемент И, к второму входу которого, а также второму входу первого элемента И, вычитающему и сумми- ЗО рующеМу входам второго реверсивного счетчика подключены соответствующие выходы фазового дискриминатора, а выходы первого и второго элементов И подключены соответственно к суммирую- З35 щему и вычитающему входам блока управ ления, к тактовому входу которого подключен второй выход первого управляемого делителя частоты, к управляющим входам которого подключены выходы второго дешифратора, к входам которого и входам третьего дешифратора подключены выходы интегратора, квходу которого подключен выход формирователя переднего фронта импульса,45вход которого объединен с информамента И подключен к сигнальному входу фазового дискриминатора, причемвыходы управляемого делителя частотыи блока регенерации являются выходами устройства. ционным входом фазового дискриминатора, а к сбросовому входу интегратора через второй элемент задержкии к управляющим входам второго итретьего дешифраторов непосредственно подключен выход делителя частоты,к счетному входу которого и счетномувходу второго управляемого делителячастоты подключен первый выход первого управляемого делителя частоты,при этом выходы третьего дешифратора подключены к входам .установкиначальных состояний второго управляемого делителя частоты, выход которого подключен к управляющему входупервого дешифратора, а выходы первого реверсивного счетчика подключенык установочным входам первого и второго триггеров, к сбросовым входамкоторых подключены выходы коммутатора, к вторым входам которого подключены вторые выходы первого реверсивного счетчика 11,Недостатками устройства являютсянизкие помехоустойчивость и точностьфазирования, а также сложная реализация.Наиболее близким техническим решением к предлагаемому является устройство тактовой синхронизации, содержащее последовательно соединенныепервый реверсивный счетчик, первыйтриггер, первый элемент И, блокуправления, управляемый делитель частоты делитель частоты, первый элемент задержки, интегратор и первыйдешифратор, выходы которого черезуправляемый делитель частоты подключены к второму входу блока управления, последовательно соединенные второй реверсивный счетчик, второй дешифратор, коммутатор, к другим входамкоторого подключены выходы соответствующих разрядов первого реверсивного счетчика, второй триггер и второй элемент И, выход которого подклю1 К ) 1)Чъ В.;ПУ С)Г 1 ЕД УПРа 3)1 Е Ц 11 Ч ) )Д)Н 1)1 11)ДТ)Р ) ВЫХС)Д КО то 1) 01 О 11 Дк:1 н) ц к тд к тОБОМУ Вх ОДУ уг)рдв.)1 ям)г) делителя частоты, первьп )ход которого подключен к тактовому ВХОДУ ф 13 ОВОГО Д 11 СКРИ 1 ИЦДТОРД ) ВТОРОЙ выход - к первому входу третьего триггера, к второму входу которого подключены выходы первого и второго элементов И черезэлемент ИЛИ, а вы ход третьего триггера подключен к управляющим входам первого и второго элементов И, управляющий выход инте вгратора подключен к входу сброса второго дешифратора и через второй эл- мент задержки - к входу. сброса второго реверсивного счетчика, при этом первый выход фазового дискримгнатора подключен к объединенным первым входам первого и второго реверсивных20 счетчиков и к второму входу первого элемента И, а второй выход - к объединенным вторым входам первого и .вто. рого реверсивных счетчиков и второго элемента И, другой выход коммутатора25 подключен к соответствующему входу первого триггера, а другой выход первого реверсивного счетчика подключен к соответствующему входу второго триг гера, выход делителя частоты подключен к входу сброса первого дешифра 30 тора, а также третий элемент И и фор - мирователь переднего фронта импуль - сов, выход которого через третий элемент И подключен к объединенным входам интегратора и четвертого триггера, к другому входу которого подключен выход делителя частоты, а выход четвертого триггера подключен к другому входу третьего элемента И, а вход формирователя переднего фронта импульсов объединен с соответствующим входом фазового дискриминатора 2 .Недостатком известного устройства тактовой синхронизации является низкая точность синхронизации из - за влия 45 ния ложных корректирующих импульсов.Цель изобретения - повышение точности синхронизации путем снижения влияния ложных корректирующихимпульсов.50Для достижения поставлецной цели в устройстго тактовой синхронизации, содержащее последовательно соединенные первьп 1 реверсивньпЗ счетчик, первый триггер, первый элемент И, блок управления, управляемый делитель час тоты, делитель частоты, первьп 1 элемент здцержки, интегратор и первый)Г) 74 4дешифратор, выходы которого черезуправляемый делит 1 ь частоты иодключецы к второму входу блока управления, последовательно соедиценньевторой реверсивный счетчик, второйдешифратор, коммутатор, к другимвходам которого подключены выходысоответствун)щих разрядов первого реверсивного счетчика, второй триггери второй элемент И, выход которогоподключен к третьему входу блокауправления, задающий генератор, выход которого подключен к тактовомувходу управляемого делителя частоты,первый выход которого подключен ктактовому входу фазового дискриминатора, второй выход - к первому входу третьего триггера, к второму входукоторого подключены выходы первогои второго элементов И через элементИЛИ, а выход третьего триггера подключен к управляющим входам первогои второго элементов И, управляющийвыход интегратора подключен к входусброса второго дешифратора и черезвторой элемент задержки -к входусброса второго реверсивного счетчика,при этом первьп 1 выход фазового дис -криминатора подключен к объединенным первым входам первого и второгореверсивных счетчиков и к второмувходу первого элемента И, а второйвыход - к объединенным вторым входампервого и второго реверсивных счетчиков и второго элемента И, другойвыход коммутатора подключен к соответствующему входу первого триггера,а другой выход первого реверсивногосчетчика подключен к соответствующему входу второго триггера, выходделителя частоты подключен к входусброса первого дешифратора, а такжетретий элемент И и формирователь переднего фронта импульсов, введеныэлемент неравнозначности, б 51 ок регенерации и дополнительные первый ивторой элементы задержки, при этомк тактовому и стробирующему входамблока регенерации подключены соответственно второй выход управляемогоделителя частоты и выход задающегогенератора, а сигнальный вход блокарегенерации через первый дополнительный элемент задержки соединен с первым входом блока третьего элемента И,к второму входу которого подключенвыход блока регенерации через элементнеравцозцачности, к другому входукоторого подключен выход второго до 11046745 1 О 15 20 25 30 35 40 50 55 полнительного элемента задержки, входкоторого объединен с выходом блокарегенерации и с входом формирователяпереднего фронта импульсов, выходкоторого подключен к соответствующему входу интгератора, а выход третьего элемента И подключен к сигнальномувходу фазового дискриминатора, причемвыходы управляемого делителя частотыи блока регенерации являются выходамиус тройства,На фиг. 1 представлена структурнаяэлектрическая схема устройства тактовой синхронизации; .на фиг. 2временные диаграммы, поясняющие егоработу.Устройство тактовой синхронизациисодержит первый и второй реверсивныесчетчик 1 и 2, первый и второй дешифраторы 3 и 4, формирователь 5переднего Фронта импульсов, коммутатор 6, фазовый дискриминатор 7, интегратор 8, блок 9 управления, задающий генератор 10, делитель 11 частоты, управляемый делитель 12 частоты,первый, второй и третий триггеры 1315, элемент ИЛИ 16, первый, второйи третий элементы И 17-29, первыйи второй элементы 20 и 21 задержки,первый и второй дополнительные элементы 22 и 23 задержки, элемент 24 неравнозначности и блок 25 регенерации.Устройство тактовой синхронизацииработает следующим образом.Последовательность импульсов высокой частоты с выхода задающего генератора 10 поступает на тактовыйвход управляемого делителя 12, вследствие чего на его первом и второмвыходах формируются тактовые импуль -сы (на первом выходе - тактовый миандр, на втором - узкие импульсы),следующие с частотой, близкой к скорости дискретной модуляции (скоростителеграфирования) принимаемых элементов сообщения. (фиг. 2 а), поступающихна сигнальный вход блока 25 регенерации и вход первого дополнительногоэлемента 22 задержки. Блок 25 регенерации осуществляет интеграцию принимаемых элементов сообщения, вследствие чего на его выходе формируетсярегенерированная (т.е. восстановленная, или другими словами, очищеннаяот помех) последовательность входных.импульсов (фиг, 2 б), отстоящая вовремени от поступающих из канала связи элементов сообщения на длительность одного элемента сообщения. На выходе первого дополнительного элемента 22 задержки (фиг. 2 в) с задержкойво времени, равной длительности одного элемента сообщения, формируютсяпринимаемые (не восстановленные отпомех) из канала связи элементы сообщения, Регенерированная последовательность входных импульсов с выходаблока 25 регенерации поступает на входформирователя 5 переднего фронта импульса, на второй вход элемента 24неравнозначности и на вход второгодополнительного элемента 23 задержки.С выхода второго дополнительного элемента 23 задержки регенерированнаяпоследовательность входных импульсов(фиг. 2 д), задержанная на время, равное длительности одного элемента сообщения, поступает на первый вход элемента 24 неравнозначности. Так как единичный уровень напряжения на выходе элемента 24 неравнозначности можетбыть сформирован только в случае поступления на его входы разных логических сигналов (ноль и единица илиединица и ноль), а второй дополнительный элемент 23 задержки осуществляетзадержку регенерированной входнойпоследовательности на длительностьодного элемента сообщения, то на вы -ходе элемента 24 неравнозначности(фиг. 2 е) единичные сигналы формируются только в случае смены логического уровня (ноль и единица) регене -рированной последовательности входныхимпульсов. Другими словами, нулевойуровень напряжения на выходе элемента24 неравнозначности формируется итолько в случае появления во входной последовательности двойных, тройных и т.д. посылок одного знака (неоди -ночных нулевых или единичных элементов сообщения), причем нулевой уровеньнапряжения соответствует во времени определенной части группы регенерированных посылок одного знака (второйполовине для двойной посылки, второйи третьей частям для тройной посылкии т.д.). Уровни напряжения с выхода элемента 24 неравнозначности (фиг.2 е)поступают на второй вход третьегоэлемента И 19, на первый вход которого поступает задержанная на длительность одного элемента сообщения входная (т.е. не восстановленная от помех) последовательность принимаемыхэлементов сообщения (фиг. 2 в).Вследствие этого на второй вход фазовогодискриминатора 7 поступают толькоэлементарные посылки сообщения и первые части двойных, тройных и т.д, посылок (фиг. 2 ж). По этой причине искажение помехами в канале связи остальных частей (кроме первых) двойных, тройных и т.д. посылок не влияет на работу фазового дискриминатора 7. фазовый дискриминатор 7 осуществляет сравнение фазы прошедших через третий элемент И 19 принимаемых элементов сообщения (по существу их фронтов) с фазой выходных тактовых импульсов устройства и при их несовпадении (отставание или опережение) на одном из его выходов формируется соответствую щий корректирующий импульс добавления или вычитания (по одному корректирующему импульсу на каждый из фронтов входного сигнала), поступающий на соответствующие входы (первые или вторые), или другими словами, сумми - рующие или вычитающие первого и второго реверсивных счетчиков 1 и 2.Первый реверсивный счетчик 1, осуществляя частичную защиту от ложной подстройки частоты при случайных искажениях принимаемых элементов сообщения (одиночных посылок или первых частей неоднократно повторяющихся посылок одного знака), производит ЗО усреднение входных величин. Если число импульсов, поступающих на один из входов (например, первый, т.е.суммирующий) первого реверсивного счетчика 1, превысит число импульсов, З 5 поступивших на его другой вход (второй, т.е. вычитающий), на величину, равную коэффициенту пересчета первого реверсивного счетчика 1, на одном из выходов его последних разрядов (в 40 данном случае на первом выходе, т.е. на выходе последнего разряда добав - ления) формируется импульс, устанавливающий соответствующий первый триггер 13 в единичное состояние, 45 подготавливающий к работе первый элемент И (в данном случае первый элемент И 17) ло второму входу. Сброс первого триггера 13 в нулевое состояние для защиты от случайных искаже ний, принимаемых элементов сообщения производится через коммутатор 6 сигналом с выхода промежуточного разряда вычитания первого реверсивногосчетчика 1, т.е. частично усреднен 55 ным сигналом.Аналогичным образом, установка в единичное состояние второго триг 1 гера производится максимально усредненным сигналам с второго выхода(выхода последнего разряда вычитания) первого реверсивного счетчика 1,а его сброс в нулевое состояниечастично усредненным сигналом с второго выхода коммутатора 6 (т.е. сигналом с выхода промежуточного разрядадобавления первого реверсивногосчетчика 1) . Для обеспечения быстродействия и точности фазирования в условичх сильных помех коэффициент частичного усреднения сбросовых сигналов является переменным, т.е. коммутатор 6 осуществляет коммутацию сбросных входов первого и второго триггеров 13 и 14 с выходами определенных разрядов вычитания и добавления первого реверсивного счетчика 1 в зависимости оттого, на каком из вторых. входов коммутатора 6 сформирован уровень напряжения логической единицы (т.е. в зависимости от кода числа на выходах второго дешифратора 4). Сигнал на определенном выходе второго дешифратора 4 формируется в зависимости от кода числа, записанного во второй реверсивный счетчик 2, т.е. в зависимости от соотношения числа импульсов добавления и вычитания (другими словами от режима работы устройства: устойчивая синхронизация, режим вхождения в синхронизм, устойчивое рассогласование частот задающих генераторов приемной и передающей частей системы передачи и т.д.), поступивших с выходов фазового дискриминатора 7 эа промежуток времени между двумя импульсами на первом выходе (выходе промежуточного разряда) интегратора 8, что позволяет учесть структуру принимаемых сообщений и обеспечить высокую точность и быстродействие устройства. Следует заметить, что интегратор 8 (по второму входу) заряжается (фиг. 2 г) передними фронтами (с выхода формирователя 5 переднего фронта импульса) регенерированной последовательности принимаемых элементов сообщения (фиг.2 б) т.е. дробления принимаемых элементов сообщения (фиг. 2 а) не оказывают влияния на работу интегратора 8. Ввод информации в второй дешифратор 4 производится сигналом с первого выхода интегратора 8. Этот же сигнал, задержанный во втором элементе 21 задержки (на время, достаточное для110469ввода информации в второй дешифРатоР4), осуществляет сброс второго реверсивного счетчика 2 (по третьемувходу) в нулевое состояние. Емкостьвторого реверсивного счетчика 2выбирается достаточной для того, чтобы за время между двумя сбросовымиимпульсами не произошло его переполнение.Импульсы, следующие с частотойтелеграфирования с второго выходауправляемого делителя 12 частоты,периодически устанавливают третийтриггер 15 в единичное состояние,единичный уровень напряжения с выхода 15которого подготавливает к работе потретьим входам первого и второгоэлементов И 17 и 18.Как следует из приведенного вышепроцесса управления первого и второго триггерами 13 и 14, они могутодновременно находиться в состояниилогического нуля, в единичном жесостоянии может находиться толькоодин из этих триггеров (первый триггер 13 или второй триггер 14). Вслучае, если первый 13 и третий триг.геры 15 оба находятся в единичномсостоянии, то первый же корректирующий импульс добавления (сформированный на первом выходе фазового дискриминатора 7) без усреднения проходитчерез первый элемент И 17 на первый(т.е. суммирующий) вход блока 9 управления, Одновременно с этим импульс35с выхода первого элемента И 17 черезэлемент ИЛИ 16 поступает на сбросовый вход третьего триггера 15, переводя его в нулевое состояние и запрещая (по третьему входу) прохождение импульсов через первый элементИ, Вследствие того, что утановка вединичное состояние третьего триг -гера 15 производится с частотой телеграфирования, за время, равное длительности одного элемента сообщения,на вход блока 9 управления не можетпройти более одного корректирующегоимпульса (истинного, обусловленногофронтом принимаемого сообщения,50или ложного, обусловленного, например, дробления), что повышает помехоустойчивость устройства и точностьфазирования (так как истинные корректирующие импульсы формируются толькопо фронтам принимаемого элемента сооб 555щения) . Аналогичным образом третийтриггер 15, управляя вторым элементом И 18, уменьшает число ложных кор 74 10 ректирующих импульсов вычитания, проходящих на второй, (т. е, ис ключающий) вход блока 9 управленияТаким образом, сигналы с выходов первого и второго элементоа И 17 и 18 поступают на суммирующий и исключающий входы блока 9 управления.Вследствие этого изменяется количество импульсов высокой частоты (по - ступающих с выхода задающего генератора 10), подвергаемых делению в управляемом делителе 12 частоты,т.е, осуществляется подстройка частоты и фазы следования тактовых импульсов на выходе устройства (первом выходе управляемого делителя 12 частоты) .Шаг подстройки (т.е. дискретизация подстройки) частоты и фазы выходных тактовых импульсов, т.е, величина смещения тактового импульса на выходе устройства от его основного положения, приходящаяся на один добавлсн -ный или исключающий импульс, подвергаемый делению в управляемом делителе 12 частоты, устанавливается взависимости от того, на каком из выходов первого дешифратора 3 имеется уровень напряжения логической единицы. Уровень напряжения логической единицы на определенном выходе первого дещифратора 3 устанавливается взависимости от показаний интегратора 8. Ввод показаний интегратора 8 в первый дешифратор 3 производится через промежуток времени, равный периоду следования импульсов на выходе делителя 11 и определяющий число элементов принимаемого сообщения, анализ, которого характеризует среднюю частоту чередования единичных и нулевых посылок и их групп в принимаемом сообщении, т.е. их статистическую характеристику (структуру принимаемых сообЕмкость интегратора 8 выбирается достаточной для того, чтобы за время между двумя сбросовыми импульсами,поступающими с выхода делителя 11 частоты через второй дополнительный элемент 21 задержки не произошло его переполнение, Заряд интегратора 8 осуществляется передними фронтами (фиг. 2 г) принимаемых элементов сообщения, которые вь 1 целяст формирователь 5 переднего фронта импульса из регенерированной блоком 25 регенерации (фиг, 26) последовательность входных импульсов устройства (фиг. 2 а), что обеспечивает высокую достоверность выделенных фронтов.Чем чаще чередуются единичные и нулевые элементы или их группы в составе принимаемых сообщений (т.ечем чаще фазовый дискриминатор осуществляет сравнение фазы входных и 5 тактовых импульсов и формирует соответствующие знаку рассогласования корректирующие импульсы), тем выше показания интегратора 8 н тем меньше шаг подстройки частоты управляемого делителя 12 частоты, устанавливаемый первым дешифратором 3 (путем включения блока 9 управления между соответствующими разрядами управляемого делителя 12 частоты). 15Аналогичным образом, чем чаще чередуются единичные и нулевые элементы сообщения на входе устройства,. тем меньше период следования сигналов на первом выходе интегратора 8, т.е. тем меньше промежуток времени, в течение которого реверсивным счетчиком 2 определяется соотношение числа импульсов добавления и вычитания, формируемых фазовым дискрими натором 7 (т.е. тем меньше время анализа режима работы предлагаемого устройства) .Осуществление заряда интегратора 8 импульсами, формируемыми из фронтов регенерирования (очищенных от помех) блоком 25 регенерации элементов принимаемых сообщений, позволяет полностью исключить его заряд ложными импульсами, обусловленными дроблениями элементов сообщения (сравнение фиг . 2 г и фиг. 2 л) . Вследствие этого уровень помех в канале связи не оказывает влияния на точность установления шага дискретизации подстройки 4 О частоты, а также на точность установления промежутков времени анализа режима работы устройства (так как средняя частота чередования нулевых и единичных элементов сообщения и их групп определяется верно),что недостижимо в известном устройстве.Осуществление запрета прохождения на вход фазового дискриминатора 7 последующих (кроме первой) частей (элементов) двойных, тройных и т.д. посылок позволяет исключить формирование на выходах фазового дискриминатора основной части ложных корректирующих импульсов (сравнение фиг.2 к и фиг. 2 и), следствием чего является повышение точности синхронизации (элемент ИЛИ и третий триггер ограничивают как в известном устройстве число ложных импульсов, прошедших на выход фазового дискриминатора 7, из-за поражения помехами одиночных элементов сообщения и первых элементов двойных, тройных и т.д. посылок), Так как вероятность появления двойнык, тройных и т.п. посылок в сообщении приблизительно равна 0,5, то только данный фактор обеспечивает повышение точности синхронизации в условиях помех в сравнении с известным почти в два раза.С учетом же имеющейся защиты интегратора от воздействия помех достигаемый выигрыш точности синхронизации в условиях помех в сравнении с известным будет значительно выше.Кроме того, осуществление защиты от помех интегратора приводит к умень шению емкости интегратора и реверсивных счетчиков, а значит и к упрощению дешифраторов Кроме того, уменьшение их емкости, а значит и инерционности, позволяет более оперативно реагировать на изменение фазы входных импульсов и режима работы устройства. т.е. повысить быстродеД- ствие синхронизации, а значит, и точность синхронизации.1104674Составитель В, ЕвдокимоваРедактор Е. Лушникова Техред М,ТенерКорректор С. ЧерниЗаказ 5323/44 Тираж б 35 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва,Ж, Раушская наб.,д. 4/5филиал ППП "Патент", г. Ужгород, ул. Проектная, 4