Цифровой коррелятор

(5 ПИСАНИ ОБРЕ К ПАТЕНТ этельАлгаСд ОСУДАРСТВЕННОЕ ПАТЕНТНОГЕДОМСТВО СССРГОСПАТЕНТ СССР)(56) Авторское свидетельство СССРГФ 1062719, кл. 0 06 Р 15/336, 1983,Авторское свидетельство СССРМ 1130875, кл, 6 06 Е 15/336, 1984. 54) ЦИФРОВОЙ КОРРЕЛЯТОР(57) Изобретение относится к специализированным средствам вычислительной техники и может быть использовано для построения быстродействующего коррелятора, реализующего оценку взаимной корреляционной функции двух сигналов. Цель изобретения - повышение быстродействия. Цифровой коррелятор содержит арифметическое устройство 2, регистр памяти 3, блок коммутации 4, О-триггеры 6 - 10 и реверсивный счетчик 11, 1 з,п.ф-лы, 5 ил.Изобретение относится к специализи- ционной свертки объемом 1000 и 3-х разрядрованным средствам вычислительной тех- . ном представлении значений сигнала Х раэники и может быть использовано для рядность арифметического устройства и построения быстродействующего корреля- регистра памяти должна быть не менее 13, тора, реализующего оценку взаимной кор Рост разрядности арифметического устрой- реляционной функции двух сигналов. ства и регистра памяти требует увеличенияИзвестен цифровой коррелятор(авт. св. количества типовых микросхем, используе- СССР М 1130875, кл, 606 Е 15/336, 1984, мых для их реализации, При этом возраста- "Цифровой коррелятор"), содержащий М ет потребляемая устройством-прототипом сумматоров, общий регистриз М ячеек, ком мощность, Наращивание разрядности микмутатор и М регистров, росхемы, на основе которой может быть выДанное устройство представляет М-ка- полнено арифметическое устройство, нальный цифровой коррелятор, для случая например, микросхемы АЛУ, с последова- М = 1 наиболее близок по технической сущ- тельным соединением цепей сквозного пености к предлагаемому устройству и по мне- "5 реноса приводит к увеличению времени нию авторов может служить прототипом. В выполнения арифметической операции, этом случае блок-схема устройства по Время выполнения операции(приусловии, а.с.1130875 для М = 1 упрощается и прини- что входные сигналы цифрового коррелятомает вид, изображенный на фиг,1, где 1 - ра, и информационные, и тактовый синхроарифметическое устройство, 2, - регистр па низированы, а частоты их кратны)мяти. Название "арифметическое устройст г = Ьр + й)трр + т Рг + вах(тса; 14, во" вместо "сумматор" по мнению авторов где ядр - задеркка распространения сигнаболее подходит для блока 1 в силу выполня- ла от информационных входов Микросхемы емых им функций; Я+ Х, Я - Х, Я. Регистр как АЛУ к выходу переноса С 4;буферный элемент назван регистром памя 1 рр - задержка распространеиия сигнати, Для случая М = 1 нет необходимости в ла от входа переноса к выходу переноса С 4; использовании общего регистра иэ М ячеек дарг - задержка распространения сигнаи коммутатора по авт, св, СССР й. 1130875. ла от входа переноса к выходу реЗультатаУстройство-прототип имеет следующие вычисления;функциональные связи. Выход арифметиче и - число типовых микросхем АЛУ, исского устройства 1 соединен с информаци- пользованных при реализации арифметичеонным входом регистра памяти 2, выход ского устройства;которого является выходом цифрового кор с 0 - время записи информации в ререлятора и соединен с первым информаци- гистр памяти;онным входом арифметического 35 ь - время формирования кода выбора устройства, второй информационный вход выполняемой АЛУ функции,которого является первым информацион- Увеличение времени выполнения арифным входом цифрового коррелятора, вто- метической операции приводиткснижению рым информационным входом которого быстродействия устройства-прототипа. служит двухраэрядный вход управления ви Кроме того, устройство-прототип содержит дом операции арифметического устройства; большое количество связей,тактовый вход регистра памяти 2 является Цель изобретения - повышение быстро- тактовым входом устройства прототипа, действия.Работа вышеприведенного устройства- Указанная цель достигается тем, что в прототипа соответствует работе устройства 45 цифровой коррелятор, содержащий ариф- по авт. св. СССР 1130875 при М = 1 с учетом метическое устройство, выход которого по- того, что двухразрядный двоичный код аЬ), разрядно через регистр памяти соединен с соответствующий значениям сигнала У, по- первым информационным входом арифметического устройства, а второй инЬормациступает в момент времени 11 =на вход50 онный вход и двухраэрядный вход управления видом операции арифметиче- управления видом операции являются соотскоо устройства, ветственно первым и вторым информационПри большем объеме корреляционной ными входами цифрового коррелятора, свертки ее разрядность может значительно введены сумматор по модулю 2, блок комму- превышать разрядность кодов значений 55 тации, пять О-триггеров, элемент НЕ, реучаствующих в свертке сигналов. В устрой- версивный счетчик, выход которого стае-прототипе зто приводит к необходимо- является выходом цифрового коррелятора, сти увеличения разрядности выход первого О-триггера соединен со счет- арифметического устройства 1 и регистра ным входом реверсивного счетчика, тактопамяти 2. Так. при формировании корреля- вые входы первого, второго и третьегоО-триггеров соединены с тактовым входом регистра памяти и через элемент НЕ - с тактовым входом четвертого О-триггера и являются тактовым входом коррелятора, инверсный выход четвертого О-триггера соединен с информационным входом первого О-триггера, прямой выход четвертого О- триггера соединен с тактовым входом пятого О-триггера, инверсный выход которого соединен с входом задания направления счета реверсивного счетчика, выход второго О-триггера соединен с информационным входом пятого О-триггера и с информационным входом блока коммутации, первый адресный входкоторого соединен с выходом переноса арифметического устройства, первый вход сумматора по модулю 2 соединен со вторым разрядом входа управления видом операции арифметического устройства, второй вход сумматора па модулю 2 соединен со старшим разрядом второго информационного входа арифметического устройства, выход сумматора по модулю 2 соединен с вторым адресным входом блока коммутации, выход третьего О-триггера соединен с информационным входом четвертого О-триггера, первый выход блока коммутации соединен с информационным входом третьего О-триггера, второй выход блока коммутации соединен с информационным входом второго О-триггера.При дополнительном поиске, проведенном авторами согласно п.52 ЭЗ-74, не обнаружены обьекты со сходными признаками отличительной части. Учитывая это, авторы считают, что предлагаемое решение отвечает критерию "существенные отличияБлок-схема предлагаемого устройства приведена на фиг.2, где введены следующие обозначения: 1 - сумматор по модулю 2, 2 - арифметическое устройство; 3 - регистр памяти; 4 - блок коммутации; 5 - элемент НЕ; 6 - третий О-триггер; 7 - второй О-триггер; 8 - четвертый О-триггер; 9 - первый О-триггер; 10 - пятый О-триггер; 11 - реверсивный счетчик,Предлагаемое устройство работает следующим образом,На второй информационный вход арифметического устройства 2 в 1-том такте частоты Рт подается К-разрядный двоичный код В, = 1 ч (фиг,Зб, К = 3), соответствующий 1-тому значению сигнала В. Цифровой коррелятор осуществляет свертку сигнала В с сигналом О, поступающим в виде двухразрядного двоичного кодааЬ, 1 = 1 й на вход управления видом операции арифметического устройства 2. Примеры значений первого разряда а и второго разряда Ь, 1,2 кода представлены на фиг,Зг и Зд соответственно. На первый информационный входарифметического устройства 2 песупаетт-разрядный (иК) двоичный код с выхода5 регистра памяти 3. Информация разрядностип с выхода арифметического устройства 2 записывается в регистр памяти 3импульсами тактового сигнала С частотой Г(фиг.За). В процессе вычисления цифровым10 коррелятором свертки арифметическое устройство 2 реализует функцию: А + аВ(-1),где А и В соответствуют значениям сигналовна первом и втором информационных входах арифметического устройства; аЬ - дво 15 ичный код, подаваемый на вход управлениявидом операции. С учетом значений кода аЬуказанная функции преобразуется в следующие: А+ В, А-В, А,Сигнал с выхода переноса арифметиче 20 ского устройства 2 (фиг.Зж, и = К+ 1-4)поступает на первый вход блока коммутации 4, на второй вход которого подаетсясумма по модулю 2 (фиг,Зе) старшего (знакового) разряда (фиг.Зв) кода, соответствую 25 щего значению сигнала В, и второгоразряда кода, соответствующего значениюсигнала О. Блок коммутации 4 по мере формирования предлагаемым устройством корреляционной свертки на каждом. шаге30 вычисления определяет знак и оцениваетзначение некоторой промежуточной величины, образующейся в корреляторе в каждом такте частоты Рт. Промежуточнаявеличина Я, сформированная в-том такте,35 есть Я =А+ аВ(-1), где Апредставляетсобой (и+1)-разрядный остаток промежуточной величины Я, выработанной в предыдущем (-1)-ом такте. частоты Гт, Причем амладших разрядов остатка Анаходятся в40 1-том такте на выходе регистра памяти 3, астарший (а +1)-ый (знаковый) разряд - навыходе О-триггера 7, При этом на первомвыходе блока коммутации 4 по оценке значения промежуточной величины Яформиру 45 ется сигнал Р (фиг,Зи) индикатора наличияпереноса(заема) в старшие разряды формируемой цифровым коррелятором свертки.Если Я2 или Я-2", то сигнал Риндицирует наличие переноса (эаема), а ос 50 таток А промежуточной величины Я есть А"Ятоб 2, Если -2 к Я2 . то сигнал Рсвидетельствует об отсутствии переноса(заема), а остаток А - Я На втором выходе блока коммутации 4 в 1-том такте частоты Р вырабатывается сигнал (фиг,Зк), соответствующий знаку промежуточной величины Я, знаку переноса и знаку остатка А.Алгоритм работы данного устройствапостроен так, что знак промежуточной величины Ь, знак переноса в старшие разрядыи знак остатка А всегда одинаковы. Точнее,энэк Я присваивается остатку А и переносу, 5Сигнал с второго выхода блока коммутации4 записывается (+1)-м импульсом сигнала Си О-триггер 7, с выхода которого как знакостатка А (фиг,Зс) поступает на третий входблока коммутации 4 и используется в (+1)- 10ом такте для формирования промежуточнойвеличины 3+1. э как знак переноса записывается дополнительно в О-триггер 10,.тактируемый сигналом, подаваемым с выходаО-триггера 8, и с инверсного выхода Р-триггера 10 поступает на вход задания направления счета реверсивного счетчика 11.Сигнал на инверсном выходе О-триггера 10представлен на фиг.Зо.Сигнал с первого выхода. блока коммутэции 4 записывается в Р-триггер 6, тактируемый сигналом С, затем переписьваетсяв 0-триггер 8, тактируемый сигналом С, далее в инверсном виде записывается в Отриггер 9, тактируемый сигналом С, и с 25выхода О-триггерэ 9 поступает на счетныйвход реверсивного счетчика 11. Сигналы навыходе О-триггера 6, нэ инверсном выходеО-триггера 8 и на выходе О-триггерэ 9 изображены на фиг,Зл, Зм и Зн соответственно, 30При используемом способе формирования корреляционной свертки частота счетных импульсов, поступающих нареверсивный счетчик 1.1, снижается по сравнениюс частотой Р, поступления входной 35информации.Диаграмма, изображенная на фиг,Зп,графически отражает процесс формирования корреляционной свертки, возникновение переноса и образование остатка. 40Сформированная за М шагов корреляционная свертка ч - объем свертки) с точностью до остатка Ач,-2Ач2 можетбыть воспроизведена с использованием информации, снимаемой с выходных разрядов 45реверсивного счетчика 11 и соответствующей старшим разрядам свертки, начиная с(л 1 +1)-го, Если требуется получить сверткус более высокой точностью, то необходимоучитывать остаток Ач, гл младших разрядов 50которого в (ч+1)-ом такте частоты Е находятся на выходе регистра памяти 3, а старший (гп+1)-ый (знаковый) разряд - на выходеО-триггера Ч.Для того, чтобы описать вид информации на входе и выходе каждого блока введены обозначенияС аВ(-1);.= 1йы,С = Сп 1 об 2где 0 С21, при С О0, при С ОтогдаС -2 С+ С.Функцией коррелятора является вычисление суммыВ 1-ом такте накопления значение кодана выходе арифметического устройства 2имеет видйг "Из+ С,где йз = Йг(-1) - значение кода на выходерегистра памяти 3, равное значению кодана выходе арифметического устройства 2 в-1)-ом так накопления, Следовательно,чг = чг(1-1) + С.Инверсное значение сигнала на выходепереноса арифметического устройства 2равнох-- г. Мг(1-1) + С - ч 22Сигнал на выходе сумматора по модулю2х 2 = С.Логические функции, реализуемые блоком коммутации 4, эквивалентны арифметическим функциямО, при О Е 11, при Ъ = - .1, Ъ =2О, при Е 11 1, при,т Огде1Е х 2 + хз х 1 хз + С -- ч" х2х Йг(-1) + С - Йг) = хз - ю- х12х йг(1-1) - 2 С+ С - Щ =1= ХЗ -- т- Мг(1-1) Йг + С 1,2С учетом того, что хз = У 2(-1)Ъ = У 2(-1) - ч-Мг(1-1) - Йг + С)12Всякий рээ, когда У 1 равно 1, содержимое реверсивного счетчика увеличиваетсяна 1(если Уг = 0) или уменьшается на 1(еслиУг = 1). Обозначив значение кода числа навыходе реверсивного счетчика как (., получимЬ 1+ У ( - 1) 2, 1836690 10- 1,2 = - 1 У 2- У 1 (-1) = =2 = 0,2 =02,2 =2 У 2(-1) - (Й 2(-1) Й 2 + С),12 получимВ 2 Ь- 2 У 2-1) + Й 2(-1 - Й 2+ С+ Йз "(2 (-1 -- 2 У 2(-1) + й 2(-1 + С - В+ Сь Из рекурентного соотношения В" В+ С следует, что в Й-ом такте накопления Вй- С В,Таким образом, значение корреляционной свертки может быть точно определено по выходным сигналам реверсивного счетчика 11, регистра памяти 3 и второго О-триггера 7 Блок коммутации 4 реализует функцию; У 1 Х 1 Х 2 Хз + Х 1 Х 2 Хз У 2,Х 1 Х 2 Хз+ Х 1 Х 2+ Х 1 Хз, где Х 1, Х 2, Хз - сигналы на первом, втором и третьем входах блока коммутации соответственно;У 1, У 2 - сигналы на первом и втором выходах блока коммутации соответственно.Изобретение выполняется следующим образом.Один из вариантов реализации блока коммутации приведен на фиг,4, Блок коммутации выполнен на сдвоенном мультиплексоре вида 4: 1 и инверторе. Первый и второй адресные входы сдвоенного мультиплексора являются соответственно первым и вторым входами комбинационной логической схемы; вход инвертора соединен с четвертым информационным входом первого мультиплексора, с вторым и третьим информационными входами второго мультиплексора и является третьим входом комбинационной логической схемы; выход инвертора соединен с первым информационным входом первого мультиплексора, на , второй и третий информационные входы которого, а также на первый информационный вход второго мультиплексора подается потенциал логического 0; при этом на четвертый информационный вход второго мультиплексора подается потенциал логической 1; выходы первого и второго мультиплексоров являются соответственно510 поступающие на входы Ч выбора выполняемой АЛУ функции и на вход переноса. Со 20 АЛУ. АЛУ работает в режиме выполнения 25 делах: КЛ 1 П,30 35 40 45 50 55 первым и вторым выходами комбинационной логической схемы,П р и м е р построения арифметического устройства 2 с использованием типового арифметическо-логического устройства (АЛУ) разрядности и логических элементов И-НЕ, ИЛИ-НЕ, НЕ приведен на фиг.5, Первый и второй информационные входы арифметического устройства 2 соответствует информационным входам А и В АЛУ. Выходы арифметического устройства 2 соответствуют выходам АЛУ,.в том числе выход переноса соответствует выходу С 4 АЛУ, Разряды входа выбора вида операции арифметического устройства 2 являются входами построенного на логических элементах дешифратора, который формирует сигналы,арифметических операций. Предлагаемое цифровой коррелятор как быстродействующее цифровое устрой ство обработки сигналов мсжет быть выполнено с использованием микросхем серий, позволяющих реализовать требования, предъявляемые к скорости обработки информации,АЛУ, используемое при построении арифметического устройства 2, может быть выполнено на микросхемах АЛУ типа К 155 ИПЗ.В качестве регистра памяти 3 могут быть использованы микросхемы регистров памяти типа К 155 ТМ 8,Блок коммутации 4 может быть реализо. ван.с использованием микросхемы сдвоенного мультиплексора вида 4; 1 типа К 155 КП 2,Сведения о рекомендуемых микросхемах см. в книге Е,А.Зельдина "Цифровые интегральные микросхемы в информационно-измерительной аппаратуре", - Л.: Энергоатомиздэт, Ленинград. отделение, 1986 г., стр.157, 238,В устройстве-прототипе (фиг,1) с ростом объема корреляционной свертки разрядностыт арифметического устройства 1 и регистра памяти 2 растет по следующему закону:гл - К + Р, 2" ; Й2 Ргде К - разрядность кодов значений сигнала Х;Й - объем корреляционной свертки.В предлагаемом устройстве (фиг.2) разрядность а арифметического устройства 2 и регистра памяти 3 можно выбирать в пре 183669020 25 30 35 40 45 50 Уменьшение разрядности арифметического устройства дает возможность повысить быстродействие цифрового коррелятора. При этом разрядность реверсивного счетчика 11 о = а - т, Но требова 1ния к быстродействию этого счетчика могут быть снижены по сравнению с остальной частью устройства, поскольку он работает с максимальной частотой 1 более низкой, чем частота Ет поступления входной информации,.Причемт 2 е-К 3Это обстоятельство в случае актуальности снижения потребления предлагаемого уст ройства, что возможно в силу уменьшения разрядности арифметического устройства 2 и регистра памяти 3, позволяет для соответствующих частот 1 выполнить реверсивный счетчик 11 на менее быстродействующих микросхемах, чем остальную часть устройства, но с малой потребляемой мощностью.Реализация же счетчика на быстродействующих микросхемах при выборе т = Ь(ц - разрядность одной типовой микросхемы, с использованием которой выполнено арифметическое устройство, а- целое число, удовлетворяющее условию: (1.-1)цК 4ц) позволяет наиболее полно использовать возможность повышения быстродействия цифрового коррелятора эа счет снижения разрядности арифметического устройства. Кроме того, в предлагаемом устройстве уменьшается количество связей по сравнению с устройством-прототипом.Формул а изобретения 1. Цифровой коррелятор, содержащий арифметическое устройство, выход которого поразрядно через регистр памяти соединен с первым информационным входом арифметического устройства, второй информационный вход и двухразрядный вход управления видом операции арифметического устройства являются соответственно первым и вторым информационными входами цифрового коррелятора, о т л и ч а ющ и й с я тем, что. с целью повышения быстродействия, в него введены сумматор по модулю два, блок коммутации, пять О- триггеров, элемент НЕ, реверсивный счетчик, выход которого является выходом цифрового коррелятора, выход первого О- триггера соединен со счетным входом реверсивного счетчика, тактовые входы первого, второго и третьего О-триггеров и тактовый вход регистра памяти соединены с тактовым входом коррелятора, подключенным через элемент НЕ к тактовому входу четвертого О-триггера, инверсный выход четвертого О-триггера соединен с информационным входом первого О-триггера, прямой выход - с тактовым входом пятого О-триггера, инверсный выход которого соединен с входом задания направления счетареверсивного счетчика, выход второго О- триггера соединен с информационными входами пятого О-триггера и блока коммутации, первый адресный вход которого соединен с выходом переноса арифметического устройства, первый вход сумматора по модулю два соединен с вторым разрядом входа управления выдачи операции арифметического устройства, второй вход сумматора по модулю два - со старшим разрядом второго информационного входа арифметического устройства, выход сумматора по модулю два - с вторым адресным входом блока коммутации, прямой выход третьего О-триггера соединен с информационным входом четвертого О-триггера, первый выход блока коммутации соединен с информационным входом третьего триггера, второй выход блока коммутации - с информационным входом второго О-триггера,2.Коррелятор по п.1, о т л и ч а ю щ и йс я тем, что блок коммутации содержит два мультиплексора и инвертор, причем первый и второй адресные входы первого и второго мультиплексора являются соответственно одноименными входами блока, вход инвертора соединен с четвертым информационным входом первого мультиплексора, с вторым и третьим информационными входами второго мультиплексора и является информационным входом блока, выход инвертора соединен с первым информационным входом первого мультиплексора, к второму и третьему информационным входам которого и к первому информационному входу второго мультиплексора подключен источник потенциала логического нуля, к четвертому информационному входу второго мультиплексора подключен источник потенциала логической единицы, выходы первого и второго мультиплексора являются соответственно первым и вторым выходами блока,. Кузнецова ак д, ул.Гагарина, 101 Производственно-издательский комбинат "Патент", г, У каз 3021 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раущскэя наб 45