Цифровой линейный интерполятор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 5 605 В 19/ ЕНИ гг а ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Специальное конструкторско-технологическое бюро "Модуль" Винницкого политехнического института(56) Авторское свидетельство СССР М 344415, кл, 6 05 В 19/18, 1972.Авторское свидетельство СССР Ь 1434406, кл. 6 05 В 19/18, 1987.(54) ЦИФРОВОЙ ЛИНЕЙНЫЙ ИНТЕРПОЛЯТОР(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы. Цель изобретения - уменьшение погрешности аппроксимации интерполятора. Цифровой линейный интерполятор обеспечивает нахождение многоразрядных приращений, которыми аппроксимирован заданный отрезок прямой, за один интерполяционный такт, а затем "пропускание" сформированных многоразрядных приращений через блок выравнивания, вследствие чего уменьшается неравномерность распределения единичных импульсов в указанных группах. За счет этого погрешность аппроксимации уменьшается в два раза, Значение й младших разрядов М-разрядных координатных приращений запоминаются в регистрах 2 и 3. М - й старших разрядов координатных приращений поступают на адресные входы блока 4 помстоянной памяти, с выходов которого 2 - 1 разрядов приращений записываются в регистры 9 и 10, Младший разряд 2 "-разрядных приращений формируется й-разрядными двоичными умножителями 5 и 6, на1675849 информационные входы которых с выходов регистров 2 и 3 поступают значения й младших разрядов координатных приращений Х и У соответственно. На информационные входы блоков 20 и 21 выравнивания постуМ-И пают значения сформированных 2 -разрядных приращений, а с их выходов,Изобретение относится к автоматике и вцчислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых использованы линейные и матричные исполнительные органы.Цель изобретения - уменьшение погрешности аппроксимации интерполятора.На фиг. 1 представлена структурная схема цифровогс линейного интерполятора; на фиг. 2 - функциональная схема реализации блока управления; на фиг, 3 - функциональная схема реализации блска выравнивания; на фиг, 4 - пример аппроксимации заданного отрезка прямой соответственно для известного и,цанного интерполятора.Цифровой линейный интерполятор содержит блок 1 управления, первый 2 и второй 3 регистры координатных приращений, блок 4 постоянной памяти приращений, первый 5 и второй б двоичные умножители, первый 7 и второй 8 триггеры, первый 9 и второй 10 регистры, вход 11 пуска, вход 12 записи по ведущей координате, информационный вход 13, вход 14 записи по ведомой координате, стробирующий выход 15, выход 16 конца интерполяции, установочный 17 и сигнальный 18 выходы блока управления, вход 19 начальной установки интерполятора, первый 20 и второй 21 блоки выравнивания, информационные выходы по ведущей 22 и по ведомой 23 координатам, Блок 1 управления содержит генератоо 24 импульсов, первый 25, второй 26 и третий 27 элементы И, пеовый 28 и второй 29 С- триггеры, счетчик 30,Каждый блок 20 и 21 выравнивания содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31, 31, 312 И .ты И 321, 322,.,322 -, 322 ., О-триггер 33.Блок 1 управления предназначен для синхронизации работы интерполятсра,соответствующих ведущей и ведомой координатам, эти значения считываются внешним устройством. И нтер поля ция зада н ногоИ+1 отрезка прямой осуществляется за 2 интерполяционных актов, Блок 1 управления осуществляет синхронизацию работы интерполятора. 2 з,п, ф-лы, 4 ил, 1 табл,Первый 2 и второй 3 регистры координатных приращений служат,цля приема и хранения М младших разрядов М-разрядных координатных прирашений Х и У, определяющих 5 заданный отрезок прямой. Значения приращений Х и У поступают по входу 13 интерполятора последовательно во времени.Запись гл младших разрядов координатного приращения в первый регистр 2 координат ного приращения производится единичнымуровнем на входе 12 интерполятора. Запись К младших разрядов во второй регистр 3 координатного приращения производится единичным уровнем на входе 14 интерполя тора, Выходы первого регистра 2 координатных приращений подключены к информационным входам первого двоичного умнокителя 5, выходы второго регистра 3 координатных приращений - к 20 информационным входам второго двоичного умножителя б,Принцип работы двоичного умножителя5 и б данного интерполятора аналогичен принципу работы двоичного умножителя 5 25 и 6 - формируется последовательность импульсов, пропорциональная весам управляющего кода на его информационномвходе.Организация блока 4 постоянной памя ти приращений такая же как в известном интерполяторе, Информационная емкость блока 4 постоянной памяти приращений рассчитывается по формуле 22(м.гл) м-й м-глм-ипри оранизации 2 М х 2 -1-разрядных слов,Блок 4 постоянной памяти приращенийМ - Нслужит для хранения 2 -1 разрядов 40 2 разрядных приращений, формируемых за один интерполяционный такт, Блок 4 постоянной памяти приращений соединен адресными входами с М - й старшими разрядами инфо рмационного входа 13 ин терполятора, по которому последовательново времени поступают значения координатных приращений Л Х и Ь У, Первый 5 и второй б двоичные умножители служат дляформирования значения младшего разря- установки интерполятора. Информационда 2 м -разрядного приращения, форми- ный выход 22 блока 20 соответствует ведуруемого эа один интерполяционный такт, щей координате, а информационный выходВыход первого двоичного умножителя 5 со блока 21 - ведомой координате,единен с информационным входом первого 5 Генератор 24 импульсов в блоке 1 уптриггера 7, который служит для фиксации равления служит для выработки импульснойм-йзначения младшего разряда 2 -разряд- последовательности, тактирующей работн го о приращения, формируемого за один блока 1 управления. Сигнал логическоготуинтерполяционный такт по координате Х, нуля на выходе 16 интерполятора сигналиВыход второго умножителя 6 соединен с 10 зирует об окончании интерполированияинформационным входом второго тригге- заданного отрезка прямой и готовностира 8, который служит для Фиксации значе- интерполятора принять значения коордиМ-йния младшего разряда 2 -разрядного натных приращений нового отрезка пряприращения, формируемого за один ин- мой,терполяционный такт по координате У.15 Выход второго элемента И 26 являетсяПервый 9 и второй 10 регистры служат стрсбирующим выходом 15 интерполятора.м - м-мдля хранения 2 -1-разрядов 2 -раз- Значение логической единицы на указанрядного приращения по координате Х и У ном выходе сигнализирует о достоверносоответственно, Их значения остаются не- сти выходных данных на информационныхизменными до момента поступления новых 20 входах 22 и 23 интерполятора. Выход перисходных данных,м-лвого элемента И 25 соединен с входом счи"2Запись значения 2 - 1-разрядов тывания первого 5 и второго 6 двоичных-разрядных приращений, формируе- умножителей и входом записи первого 7 имых за один интерполяционный такт, в ре- второго 8 триггеров, а также подключен кгистр 9 производится с выходов блока 4 25 вычитающему входу счетчика 30, Счетчикпостоянной памяти приращений при нали служит для формирования импульса отчии на его адресных входах М - Й старших рицательной полярности по окончанииразрядов координатного приращения Х и воспроизведения заданного отрезка поя, при поступлении сигнала логической еди- мой, т.е, послеотработкиустройством 2 +1ницы на вход 12 интерполятора, Запись 30, интерполяционных тактов. До поступле. м-дм-изначений 2- 1 разрядов 2 -разрядных ния сигнала "Пуск" счетчик 30 находится вприращений, формируемых эа один интер- режиме записи содержимого информациполяционный такт, во второй регистр 10 онных разрядов в счетчик, так как с прямопроизводится с выходов блока 4 постоян- го выхода О-триггера 20 поступает сигналной памяти при наличии на его адресных 35 логического нуля, который является активвходах М - й старших разрядов координат- ным по отношению к сигналу записи в счетного приращения У и при поступлении сиг- чик 30, На информационный. вход счетчиканала логической единицы на вход 14 30 монтажным способом поступает эначеинтерполятора. ние 2Блоки 20 и 21 выравнивания идентичны 40 Первый вход третьего 27 элемента Ипо всей структуре и служат для выравнива- соединен с входом 19 начальной установкиния неравномерности распределения еди- интерполятора, Сигналом отрицательнойничных импульсов в группах элементарных полярности на указанном входе первый 28приращений по ведущей и ведомой коорди- и второй 29 О-триггеры, первый 5 и второйнате, формируемых соответственно на ин 6 двоичные умножители устанавливаютсяформационных выходах по ведущей и в нулевое состояние, так как выход третьведомой координате, вследствие чего по- его элемента И 27 соединен с й-входомгрешность аппроксимации уменьшается в первого 28 и второго 29 О-триггера и устадва раза. На информационный вход стар- новочным входом первого 5 и второго 6ших разрядов информационного слова бло двоичных умножителей. Второй вход2ка 2 выравнивания поступают значения третьего элемента И 27 соединен с выхом-и-1 старших разрядов 2 -разрядного дом переноса счетчика 30, управляющийинформационного слова, а на информаци- вход О-триггера 29 подключен к входу 11онный вход младших разрядов информаци- пуска интерполятора, а информационным-иыйонного слова - значение младшего 2 -го 55 О-вход 29 О-триггера 29 - к входу логичеразряда. Стробирующий вход блоков, ский единицы.20 и 21 выравнивания соединен со Интерполятор работаетследующимобстробирующ выходом 15 интерполято- разом.ра. Установочный вход блоков выравнива- В основе изобретения лежит воэможния соединен с входом 19 начальной ность однозначного формирования группыМ - Миз 2 элементарных приращений по ведущей и ведомой координате по алгоритму, а затем выравнивание неравномерности распределения единичных импульсов в указанных группах с помощью блоков 20 и 21 выравнивания. Как и в известном устройстве, в рассматриваемом линейном интерполяторе значение М младших разрядов М-разрядных координатных приращений запоминаются в регистрах 2 и 3. М-й старших разрядов координатных приращений поступают на адресные входы блока 4 постоянной памяти, с выходов которого 2 - 1 -разрядов щаговых приращений записываются в регистры 9 и 10, Младший разряд 2 -разрядных приращем-йний формируется М-разрядным двоичным умножителем 5 и 6, на информационные входы которых с выходов регистров 2 и 3 поступают значения гч-младших разрядов координатных приращений Х и У соответственно. Таким образом, процедура формирования 2 -разрядных групп элем-лментарных приращений на выходах регистров 9, 10 и триггеров 7, 8 осуществляется аналогично, как в известном интерполяторе. Затем указанные группы поступают на информационные входы блоков 20 и 21 выравнивания и подвергаются процедуре "выравнивания", т.е. происходит уменьшение неравномерности единичных импульсов в группах многоразрядных приращений, После этого многоразрядные приращения считываются внешн вму устройству.Рассмотрим процедуру "выравнивания" с помощью блоков 20 и 21, Так как указанные блоки идентичны, рассмотрим принцип работы блока 20, который соответствует ведущей координате. Процедура выравнивания заключается в однозначномМ-Мполучении 2 -разрядной группы элементарных приращений, в которой распределение единичных импульсов такое же, как при "пропускании" последовательно-пошаговым способом 2элементарных приращений через счетный триггер. Например, пусть на информационные входы блошка 20 выравнивания поступает код 10100101. Если такую кодовую комбинацию предварительно "пропустить" через счетный триггер, получим 10000100. Следовательно, на выходе блока выравнивания в каждом интерполяционном такте должны однозначно получить код 10000100. Кроме того, значение последнего (младшего) разряда каждой формируемой группы и значение первого старшего) разряда каждой последующей группы должны подчиняться праву согласно процедуры "выравнивания". Например, пусть на информационные входы блока 5 10 15 20 25 30 35 40 45 50 55 20 выравнивания за два интерполяционных такта поступает код 10100101/10100100. Тогда на выходе блока выравнивания за два интерполяционных такта получим код 10000100/10000100.Следует отметить, что интерполяция заданного отреза прямой в данном интерполяторе осуществляется за 2 + интерполяционных тактов, а в известном интерполяторе за 2 интерполяционныхМтактов, Увеличение в два раза числа интерполяционных тактов получается вследствие того, что число единичных шагов в многоразрядных группах после процедуры "выравнивания" уменьшается в два раза,Блок 1 управления работает следующим образом, Сигналом отрицательной полярности на входе 19 начальной установки второй 29 и первой 28 О-триггеры устанавливаются в нулевое состояние, Следовательно, на выходах 15 - 18 выставляются значения логического нуля. Так как на прямом выходе О-триггера 29 формируется значение логического нуля то в счетчик30 записывается значение 2 , сформированное монтажным путем на его информационном входе,При поступлении сигнала логической единицы на вход 11 пуска интерполятора О-триггер 29 устанавливается в состояние логической единицы, разрешая тем самым работу счетчика 30 в счетном режиме. Кроме того, указанный сигнал поступает на выход 17 блока 1 управления и разрешает работу первого 5 и второго 6 двоичных умножителей, Передним фронтом импульса, поступающего с прямого выхода генератора 24 импульсов, первый О-триггер 28 устанавливается в состояние логической единицы, поскольку на его информационный вход поступает сигнал логической единицы с выхода второго О-триггера 29; Описанные действия обеспечивают строгую присинхронизацию цикла интерполяции к переднему фронту импульса, формируемого генератором 24 импульсов, после поступления сигнала логической единицы на вход 11 пуска интерполятора, С каждым импульсом с выхода генератора 24 импульсов при единичном значении первого О-триггера 28 значение счетчика 30 уменьшается на единицу. При переходе счетчика 30 с нулевого состояния в 2 +, где И+1 - разрядность счетчика, на его выходе переноса Р формируется импульс отрицательной полярности, который устанавливает второй О-триггер 29 в состояние логического нуля. С появлением переднего фронта импульса с генератора 24 импульсов первый О-триггер 28 такжеустанавливается в состояние логическогонуля, запрещая прохождение импульсов навыход первого 25 и второго 26 элементовИ. Кроме того, сигнал логического нуля свыхода первого О-триггера 28 поступает 5на выход 16 конца интерполяции, сигнализируя об окончании интерполированияотрезка. Число импульсов, сформированных с выходов первого 25 и второго 26элементов И за интерполяционный цикл, 10равно 2.Рассмотрим интерполирование отрезка прямой на числовом примере; пустьХ=1101, У=101, М=4, 1 ч=2, Число интерполяционных тактов равно 2 =2 =8. В 15М+ 2+1каждом интерполяционном такте формируются 2 =2 =4-разрядные группы приращений по ведущей и ведомой координатам.Рассмотрим процедуру выравнивания поведущей и ведомой координатам. Данные 20сведем в таблицу. Очевидно, что процедураформирования многоразрядных приращений, поступающих на информационные входы блоков 20 и 21, такая же, как в известноминтерполяторе, 25Отмеченное значение в младшем разряде формируется первым 7 или вторым 8триггером,Значения многоразрядных групп дляизвестного интерполятора в приведенной 30таблице находятся в строках "Информац.вход блока 20" и "Информац, вход блока 21"для четырех информационных тактов, таккак интерполяционный цикл в известноминтерполяторе составляет 2 =2 =4 интерполяционных такта. Для наглядности, нафиг, 4 приводится графический пример аппроксимации рассмотренного заданногоотрезка прямой соответственно для известного и данного интерполяторов. 40В качестве элементной базы интерполятора используются серийно выпускаемыемикросхемы серий 155,555.531.589,176.Блок 20 и 21 выравнивания может бытьреализован различными г способами. На 45фиг. 3 представлен один из вариантов реализации указанного блока. УказаНныйблок в общем случае состоит из 2 элементов И С КЛ Ю ЧАЮ ЩЕ Е ИЛ И 31 и 2элементов И, которые служат для выделения 2 Мразрядов многоразрядногоприращения с учетом процедуры выравнивания. О-триггер ЗЗ, входящий в составблока 20 и 21, служит рля фиксированиязначения младшего 2 -го разряда выходного многоразрядного приращения,так как значение старшего разряда каждого формируемого многоразрядного приращения и значения первого разрядакаждого последующего многоразрядногосмак дность задания исходны е у - ра щений.Данно ет погреш Таким обр техническое решение уменьшаость аппроксимации в два раза.зом, максимум погрешности макс Формула изобретения 1. Цифровой линейный интерполятор, содержащий блок управления, первый и второй регистры координатных приращений, блок постоянной памяти приращений, первый и второй двоичные умножители, первый и второй триггеры, первый и второй регистры, вход записи второго регистра соединен с входом записи второго регистра координатных приращений и с входом записи по ведомой координате интерполятора, вход записи по ведущей координате которого подключен к входу записи первого регистра координатных приращений и к входу записи первого регистра, информациприращения такта подчиняются процедуре выравнивания.Блок 1 управления реализован на элементах К 155 ТМ 2, К 155 ЛИ 1, К 155 ИЕ 7; регистры 2, 3, 8, 10 триггеры 7. 8 - на элементах К 155 ТМ 7, блок 4 постоянной памяти приращений - на элементах К 155 РЕЗ, двоичные умножители 5, 6 - на элементах К 155 ИЕ 8, блоки 20, 21 выравнивания - на элементах К 155 ЛП 5, К 155 ЛИ 1,Введение в интерполятор блоков 20, 21 выравнивания по ведущей и ведомой координатах обеспечивает выравнивание распределения единичных значений в 2 разрядных группах щаговых приращений за счет усреднения единичных значений в каждой такой группе,В данном интерполяторе за счет введения блоков 20, 21 выравнивания обеспечивается снижение неравномерности шаговых приращений параллельно в целой группе разрядов, т.е, роль блока выравнивания для группы многоразрядных приращений аналогична счетному триггеру для последовательности элементарных приращений, Следовательно, можно сделать вывод, что погрешность аппроксимации в группах разрядов многоразрядных приращений интерполятора уменьшается в 2 раза,В известном интерполяторе максимум погрешностионный вход которого соединен с информационным входом второго регистра и с выходом блока постоянной памяти приращений, адресные входы которого подключены к М - Й старшим разрядам информационного входа устройства, й младших разрядов информационного входа устройства соединены с информационными входами первого и второго регистров координатных приращений, информационный выход второго регистра координатных приращений соединен с информационным входом второго двоичного умножителя, информационный выход которого соединен с информационным входом второго триггера, вход записи которого соединен с входом записи первого триггера, сигналь,ным выходом блока управления и входом считывания первого и второго двоичного умножителя, установочный вход второго двоичного умножителя соединен с установочным выходом блока управления и установочным входом первого двоичного умножителя, информационный вход которого соединен с инфсрмационным выходом первого регистра координатного приращения, а информационный выход первого двоичного умножителя соединен с информационным входом первого триггера, стробирующий выход блока управления является стробирующим выходом интерполятора, выход конца интерполяции блока управления является;ыходом конца интерполяции интерпалятора, а вход пуска блока управления является входом пуска интерполятора, о т л и ч а ю щ и й с я тем, что, с целью уменьшения погрешности аппроксимации интерполятора, в него введены первый и второй блоки выравнивания, информационные входы старших разрядов информационного слова которых соединены с информационными выходами первого и второго регистров состветственно, информационные входы младших разрядов информационного слова первого и второго блоков выравнивания подключены к выходам первого и второго триггеров соответственно, вход начальной установки интерполятора соединен с входом начальной установки блока управления и установочными входами первого и второго блоков выравнивания, стробирующие входы которых соединены со стробирующим выходом блока управления, а информационные выходы первого и второго блоков выравнивания являются информационным выходом интерполятора по ведущей координате и информационным выходом интерполятора по ведомой координате соответственно,10 15 21 25 3 О 35 40 45 БО 2. Интерполятор по и, 1, о т л и ч а ющ и й с я тем, что блок управления содержит генератор импульсов, первый, второй и третий элементы И, первый и второй О- триггеры, счетчик, содержащий информаМ+1циочные входы на 2 разряд, причем вход пуска блока и вход начальной установки блока подключен к управляющему С-входу второго О-триггера и к первому входу третьего элемента И соответственно, установочный В-вход второго О-триггера соединен с выходом третьего элемента И и установочным В-входом первого О- тоиггера, информационный О-вход которого соединен с выходом второго О-триггера, установочным выходом блока управления и установочным входом счетчика, вычитающий вход которого соединен с сигнальным выходом блока управления и выходом первого элемента И, первый вход которого соединен с прямым выходом генератора импульсов и управляющим С- входом первого 0-триггерапервый вход второго элемента И подключен к инверсному выходу генератора импульсов, выход первого 0-триггера соединен с вторыми входами первого и второго элементов И и с выходом конца интерполяции блока управления, стробирующий выход которого подключен к выходу второго элемента И, информационный О-вход второго О-триггера соединен с шиной логической единицы, выход переноса счетчика подключен к второму входу третьего элемента И,3, Интарполятор по и, 1, о т л и ч а ю - щ и й с я тем, что каждый блок выравниваниясодержит 2элементовИСКЛЮЧАЮ- ЩЕЕ ИЛИ, 2элементов И (где М - наибольшая разрядность координатных приращений, К-количество младших разрядов координатных приращений Л Х и ЛУ), О-триггер, управляющий С-вход и установочный К-вход которого являются управляющим и установочным входами блока соответственно, выход О-триггера соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу второо элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом второго элемента И и с первым входом (2" -1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход котороо подключен к первому входу (21 - 1)-го элемента И (где )=3 Ы, 1=1, М и к первому входу 2-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход котоогосоединен с первым входом 2 -го элемента И и с информационным 0-входом О-триггера, второйвход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом первого элемента И, второй вход (2 -1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к второму вхр (21 -1)-го элемента И, второй вход 2 -го элемента ИСКЛЮЧАЮОЕЕ ИЛИ соединен с вторым входом 2 -го элемента И, вторые входы с первого по (21 - 1)-й элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к информационному входу старших разрядов информационного слова блока, информационный вход младших разрядов информацион ного слова которого соединен с вторымвходом 2 -го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход 2 элементов И подключены к информационному выходу блока.101675849 Составитель А. ИсправниковаТехред М.Моргентал Корректор О,Редакто нк ва бинат "Патент", г. Ужгород, ул,Гагарина, 10 роизводственно-иэдательск Заказ 3002 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 1130 Э 5, Москва, Ж, Раушская наб., 415