Матричный распределитель

, 1580377 9 С 06 Р 13/О ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМ ИПРИ П 1 НТ СССР ТЕТЫТИЯМ е повыш ультля пр стей этих кания ОПИСАНИЕ ИЗОБР К АВТОРСКОМУ СВИДЕ(71) Днепродзержинский индустриальный институт им. М.И.Арсеничева(57) Изобретение относится к электронной коммутационной технике, в частности к матричным распределителям сзапоминанием программы настройки, иможет быть использовано в автоматике, вычислительной технике при создании интеллектуальных ЭВМ и электронных автоматических телефонныхстанций нового поколения. Цель изобретения " упрощение и уменьшениевремени поиска, повышение производительности, Устройство, содержащеематрицу, выполненную на основе пхп Изобретение относится к электронной коммутационной технике, в частности к матричным распределителям с запоминанием программы настройки, и может быть использовано в автоматике, вычислительной технике при создании интеллектуальных ЭВМ и электронных автоматических телефонных станциях нового поколения. системных контроллеров, для параллельной настройки групповых каналовсодержит также матрицу фиксации каналов, имеющую пхп узлов фиксацииканала, программируемый формирователпотенциалов, а в каждой строке икаждом столбце группы многовходовыхэлементов И, соединенных с выходамиблокировки узлов фиксации канала исоответственно входными вертикальными и горизонтальными шинами блокировки, причем для наращивания емкости распределителя выходы элементов И соединены с выходными вертикальными и горизонтальными шинамиблокировки. Таким образом, осуществление указанных взаимосвязей междуузлами матрицы и наличие входных ивыходых шин блокировок позволяетповысить производительность в результате уменьшения времени поиска дляпроизвольного числа каналов и расширить функциональные воэможностиза счет одновременной фиксации этихканалов в свободном режиме искания. ь изобретения " упрощение и ние производительности в рете уменьшения времени поиска оизвольного числа каналов и ение функциональных воэможноа счет одновременной фиксации аналов в свободном режиме ис 1580377На фиг. 1 представлена функциональная схема матричного распределителя; на фиг.2 - блок-схема системного контроллера; на фиг.3 - функциональная схема узла Фиксации канала;на фиг.4 - функциональная схема программируемого формирователя потенциалов; на фиг.5 ; временная диаграмма для.двух формируемых потенциалов(П,1 и П ) с программируемого формирователя потенциалов,Матричный распределитель(фиг.1)содержит коммутатор 1, реализованный в виде матрицы пхп системных 15контроллеров 2,каждый из которых имеет первую (1 - 1 ) и вторую (Оо - .О 1) группы информационных полюсов,первую (СНХР, СТРБ, ЗП ЧТ ВМ) ивторую (РПР, ЧТЗУ, ЧТВВ, ЗПЗУ, ЗПВВ)группы управляющих полюсов, объединяемых между собой соответвствующимобразом горизонтальными и вертикальными шинами (СНХР - сигнал синхронизации, СТРБ - сигнал стробирования, 25ЗП - разрешение залиси, ЧТ - разрешение чтения,ВИ - сигнал включения,РПР - сигнал разрешения прерывания,ЧТЗУ - сигнал управления шиной чтения запоминающего устройства, ЗПЗУ -сигнал управления шиной записи,ЗПВВ - сигнал управления выводом,ЧТВВ - сигнал управления вводом).В каждом столбце коммутатора 1первая группа информационных полюсови системных контроллеров 2 объединяется такой же по размеру группой вертикальных коммутируемых цинян 3, а первая группа улравляющих полюсов, кроме последнего (ВМ), соединяется между собой группой из четырех вертикальных управляющих шин 4. В каждойстроке коммутатора 1 вторая группаинформационных полюсов,п системныхконтроллеров 2 соединяется друг сдругом такой же по размеру группойгоризонтальных коммутируемых шин 5,а вторая группа управляющих полюсов - группой из пяти горизонтальных управляющих шин 6.50Управление коммутатором 1 в устройстве осуществляется со стороныматрицы 7 фиксации каналов, содержащей пхп узлов 8 фиксации канала ипрограммируемый формирователь 9 по 55тенциалов, причем в каждой строкеи каждом столбце матрицы 7 находятсясоответствующие многовходовые элементы И 10 и 11. Кроме этого, матрица 7 фиксации каналов содержит в каждом столбце верти. альную сигнальную шину 12, связанную в этом жестолбце с первыми сигнальными входами узлов 8 фиксации канала, и входную вертикальную шину 13 блокировки, подсоединенную к первым входам блокировки узлов 8 фиксации канала и первому входу соответствующего многовходового элемента И 11, выход которого связан с выходной вертикальной шиной 14 блокировки. В каждой ее строке содержится горизонтальная сигнальная шина 15, соединенная в данной строке с вторыми сигнальными входами узлов 8 фиксации канала, входная горизонтальная шина 16 блокировки, подсоединенная к вторым входам блокировки узлов 8 фиксации канала и первому входу соответствующего многовходового элемента И 10, выход которого связан с выходной горизонтальной шиной 17 блокировки. В каждом столбце содержится также вертикальная шина 18сброса, соединенная с входами сброса узлов 8 фиксации канала,Два тактируемых входа всех узлов ,8 фиксации канала соединены с двумя выходами программируемого формирователя 9 потенциалов, первый вход которого подсоединен к входу 19 синхронизации, а остальные входы - к входам 20 записи устройства. В каждомузле 8 фиксации канала содержитсявход включения, соединенный с последним из первой группы управляющим полюсом (ВМ) соответствующего системного контроллера 2, находящегося на пересечении того же столбца и строки в коммутаторе 1, и выход 21 блокировки. При этом выход 21 блокировки (11) узла 8 Фиксации канала (11 у 2 урпу д 1 у 2 уеуп) подсоединяется в строке и в столбце к остальным входам блокировки всех последующих узлов 8 фиксации канала, цомера которых принимают значения в строке 1+1,1+2п, а в столбцЕ 3+1, 3+2п, и входам соответствующих многовходовых элементов И 10и 11, расположенных также в 1-й стро" ке и 3-м столбце.В качестве системного контроллера 2 (фиг.2) используют, например, типовую микросхему КР 580 ВГ 28, в состав которой входят двунаправленные усилители-формирователи 22 и фор -мирователь 23 шины управления, причемэлемента ИЛИ 29, соединенного вторымвходом с выходом двухвходового эле"мента И 26. Далее первый сигнальныйвход узла 8 фиксации канала соединен с вторыми входами многовходовыхэлементов И-НЕ 24 и 25, а его второй сигнальный вход - с третьимивходами многовходовых элементов И-НЕ24 и 25. Последующий вход многовходового элемента И-НЕ 25 подсоединенк первому входу блокировки узла 8 фиксации канала, остальные входы блокировки которого являются соответст 15 вующими входами многовходового элемента И-НЕ 25.Программируемый формирователь 9потенциалов (фиг.4) содержит р-разрядный регистр 31, группу из р двух входовых элементов И 32, счетчик 33,р"входовой элемент И 34 и элемент 35задержки. Вход 19 синхронизации подсоединен к первому входу устройства, который соединен с управляющим 25 входом регистра 31, остальные р входов которого соединены с входами20 записи, и счетным входом счетчика 33, р параллельных входов для записи числа которого подсоединены к 30 выходам р двухвходовых элементовИ 32, первые входы которых подключены к р параллельным выходам регистра 31, а вторь.е. инверсные входыобьединенымежду собой и соединены 35с выходом элемента 35 задержки. Параллельные выходы счетчика 33 соединены с входами р-входового элемента И 34, а последний инверсныйвыход счетчика 33 соединен с первьм 4 О выходом программируемого формирователя 9 потенциалов, на котором образуется регулируемый потенциал(П,), и входом элемента 35 задержки.Выход р-входового элемента И 34 со единен с вторым выходом программируемого формирователя 9 потенциалов,на котором фиксируется в определенный момент второй потенциал (П)..Взаимное расположение потенциаловП, и П относительно друг другапредставлено на временной диаграмме(фиг.5).Матричный распределитель работает циклически по появлению новогопотенциала П формирование которого зависит от кода, записанного врегистр 31. От этого р-разрядногокода зависит и длина потенциала П.Например, записано некоторое чйсло 5 158 полюса двунаправленных усилителей- формирователей 22 образуют соответ". ственно первую (1 - 1) и вторую (0 - 0 ) группы информационных полюсов системного контроллера 2,первая группа (СНХР, СТРБ, ЗЛ, ЧТ, ВМ) управляющих полюсов которого является входами формирователя 23 шины управления, а вторая группа (РПР, ЧТЗУ, ЧТВВ, ЗПЗУ, ЗПВВ) - его выходами. На информационных полюсах формируются биты коммутируемых данных, а на управляющих - сигналы, определяющие моменты подключения внешних устройств Например, по единичному сигналу СНХР осуществляется передача слова состояния из двунаправленных усилителей- формирователей 22 в формирователь 23 шины управления. Таким образом, на первый вход синхронизации (СНХР) формируется сигнал от своего входного абонента, например процессора.Аналогично от входных абонентов должны посылаться сигналы ЗП, ЧТ, СТРБ и ВМ, Они поступают, начиная с перво" го по пятый входы формирователя 23 ши ны управления, с выходов которого затем образуются следующие сигналы для выходных абонентов (например, модулей памяти или вводных-выводных устройств): РПР, ЧТЗУ, ЗПЗУ, ЧТВВ и ЗПВВ.Узел 8 фиксации канала (фиг.3) содержит два многовходовых элемента И-НЕ 24 и 25, двухвходовой элемент И 26, инвертор 27, два двухвходовых элемента ИЛИ 28 и 29 и КБ-триггер 30, Первые входы элементов И-НЕ 24 и 25 подсоединены к первому тактируемому входу узла 8 фиксации канала, второй тактируемый вход которого соединен с С-входом синхронизации КБ-триггера 30, Б-вход которого подключен к выходу второго элемента ИЛИ 29,а К-вход - к входу сброса узла; При этом Б-выход КБ-триггера 30 связан с первым входом двухвходового элемента И 26, а К-выход - с выходом включения узла 8 фиксации канала, выход 21 блокировки которого подсоединен к выходу первого двухвходового элемента ИЛИ 28, первый вход которого соединен с выходом первого многовходового элемента И-НЕ 24, а второй вход - с выходом второго многовходового элемента И-НЕ 25, вторым входом двухвходового элемента И 26 и входом инвертора 27, выход которого подключен к первому входу второго 0377 6в в регистр 31 по импульсу на входе 19 синхронизации через входы 20 записи. Тогда в тот момент, когда в счетчике 33 сформируется нулевой код, на входе элемента 35 задержки . появляется нулевой потенциал, который с некоторой задержкой открывает все элементы И 32, через которые происходит перезапись числа ш из регистра 31 в счетчик 33. С этого момента на первом выходе программируемого формирователя 9 потенциалов появляется высокий уровень потенциалов П, и он присутствует до, 15 тех пор, пока на счетном входе счетчика 33 вычитаются импульсы, поступающие с входа 19 синхронизации, За один импульс до образования нуля (или модуля значения р) на выходе элемента И 34 формируется потенциал П, который появляется на втором выходе программируемого формирователя 9 потенциалов.При появлении потенциала Пна 25 входах узлов. 8 фиксации канала открываются многовходовые элементы И-НЕ 24 и 25 (фиг.3) и с этого момента начинается процесс группового поиска и фиксации каналов в матрицеФикса ции каналов. Если несколько входных и выходных абонентов включили в это время свои сигнальные шины 12 и 15, то импульсы с них поступают во все узлы 8 фиксации канала, находящиеся на пересечении включенных вертикальных 12 и горизонтальных 15 шин. Однако за счет наличия блокирующих сигналов на вертикальных шинах 13 блокировки или горизонтальных шинах 16 40 блокировки в строке включаются только самые левые, а в столбце самые верхние узлы 8 Фиксации канала. Нулевой сигнал блокировки на входах элементов И-НЕ 25 определяет еди ничный сигнал на его выходе и тем самым через инвертор 27 и элемент ИЛИ 29 формирует нулевой сигнал на Б-вхо= де КБ-триггера 30. Аналогичный эфФект возникает и припоявлении нулевого сигнала с выхода 21 блокировки1того узла 8 фиксации канала, который находится левее в строке и выше в столбце. Таким образом, образуются как бы условные ветви продерева с корневой вершиной, включенной автоматически сигналами с соответствующих сигнальных шин 12 и 15. В матрице 7 фиксации каналов данное продерево образовано за счет соединения выходов 21 блокировки с входами блокировки всех последующих узлов 8 фиксации канала в строке и в столбце.Следовательно, только в узлах 8 . фиксации канала, соответствующих корневым вершинам продерева, с выходов многовходовых элементов И 24 и 25 образуются нулевые сигналы, которые формируют через элементы ИЛИ 28 сигналы запрета на выходах 21 блокировки для других узлов и через инверторы 29 образуют единичные сигналы на Б-входах КБ-триггеров 30. С появлением данных сигналов по потенциалу Ппроисходит переброс необходимых ",СБ-триггеров в единичное состояние и образуется нулевой потенциал на К-выходах и на выходах включения требуемых узлов 8 фиксации канала, По нулевым сигналам включения происходит запуск через управляющий полюс (ВМ) необходимых системных контроллеров 2 коммутатора 1.После настройки системных контроллеров 2 через группу вертикальных коммутируемых шин 3 входные абоненты могут передать сообщения выходным абонентам на их горизонтальные коммутируемые шины 5. По данным сообщениям прекращается формирование потенциалов на вертикальных 12 и горизонтальных 15 сигнальных шинах тех абонентов, для которых образованы возможные каналы, После этого системные контроллеры 2 могут формировать в зависимости от режимов работы и поступающих на них кодов соответствующие управляющие сигналы на двух группах управляющих шин 4 и 6.В каждом следующем аналогичном цикле во включенных узлах 8 фиксации канала через элементы И 26 и ИЛИ 29 проиходит вновь перезапись единичного состояния КБ-триггера 30. Так продолжается до тех пор, пока абонент,. соединенный со своей вертикальной шиной 18 сброса, не сформирует сигнал, по которому через К-вход КБ-триггера 30 происходит установка его в нулевое состояНие.Формула изобретенияМатричный .распределитель, содержащий две матрицы, первая из которых состоит из пхп узлов фиксации канала, 158037 75 1 О 15 Ю 25 ЗО каждый из которых содержит КБ-триггер элемент И-НЕ, первый вход которого .подсоединен к первому тактируемому входу узла фиксации канала, второй тактируемый вход которого соединен с С-входом синхронизации КБ-триггера, К-вход которого подключен квходу сброса узла фиксации канала,элемент И, инвертор и элемент ИЛИ,о т л и ч а ю щ и й с я тем, что,с целью упрощения, уменьшения времени поиска для производного числаканалов и расширения функциональныхвозможностей за счет возможности однородного матричного наращиванияструктуры при одновременной фиксации каналов в свободном режиме искания, вторая матрица выполнена ввиде матрицы гхп системных контроллеров, каждый из которых содержитпервую и вторую группы информационных полюсов, первую и вторую группы управляющих полюсов группы, вертикальных коммутационных шин, пооче. -редно соединенных в каждом столбцематрицы с первыми группами информационных полюсов п системных контроллеров, у которых первая группа управляющих полюсов, кроме последнего, соединена между собой группой из четырех вертикальных управляющих шин, группы горизонтальных коммутируемых шин, объединяемых в каждой строке матрицы с второй группой информационных полюсов и системных контроллеров, у которых вторая группа управляющих полюсов соединена между собой груп.пой горизонтальных управляющих шин, при этом каждый системный контроллер содержит усилители-формирователи, инФормационные полюса которых соединены соответственно с первой и второй группами информационных полюсов системного контроллера, а управляющие выходы их подсоединены к управляющим входам формирователя шины управления, содержащего регистр состояния, параллельные входы которого. соединены с управляющими входами формирователя шины управления, в который входит логическая схема, соединенная первой группой входов с параллельными выходами регистра состояния, а второй группой входов - с первой группой управляющих полюсов системного контрол" лера, кроме его первого, который подсоединен к инверсному управляющему входу регистра состояния, причем 35 40 45 50 5 первый выход логической схемы соединен с управляющим входом усилителей.формирователей, а остальные выходылогической схемы соединены с второйгруппой управляющих полюсов системного контроллера, кроме этого, вустройстве содержится программируемый формирователь потенциалов, первый вход которого соединен с входомсинхронизации устройства, а остальные входы - с входами записи устройства, содержащего первую группу изп, расположенных по строкам первойматрицы многовходовых элементов И,выходы каждого из которых соединеныс выходной горизонтальной шиной блокировки, вторую группу из и расположенных по столбцам первой матрицы многовходовых элементов И, выходы каждого из которых подсоединены к выходной вертикальной шине блокировки,в каждом столбце первой матриццы вертикальную шину сброса, которая соединена с входами сброса узлов фиксации канала, вертикальную сигнальную шину, которая соединена с первыми сигнальными входами узлов Фиксации канала данного столбца, и входную вертикальную шину блокировали, которая подсоединена к первым входам блокировки узлов фиксации канала, к первому входу соответствующегомноговходового элемента И данногостолбца первой матрицы, в каждой строке которой содержится горизонтальнаяшина, которая соединена в ней с вторыми сигнальными входами узлов фиксации канала, входная горизонтальная шина блокировки, которая соединена с вторыми входами блокировкиузлов фиксации канала данной строки и первым входом соответствующегоиз второй группы многовходового элемента И два выхода программируемогоформирователя потенциалов подсоединены к двум тактируемым входам каждого узла Фиксации канала, в котором содержится выход включения, который соединен с последним из первой группы управляющих полюсов соответствующего системного контроллера, находящегося на пересечениитого же столбца и строки во второйматрице, и выход блокировки, который в ь.,3)-м узле фиксации канала(1 = 1,п, 1 = 1,п) подсоединен встроке и в столбце первой матрицык остальным входам блокировки всехпоследующих узлов фиксации канала, номеракоторых принимают значения в строке +1,+2п, а в столбце 3+1,1+2п, и входам соответствующих многовходовых элементов И из5 первой и второй групп, расположенньы также в -й строке и З-м столбце первой матрицы, в каждый узел фиксации канала которой введены вто О рой элемент ИЛИ и второй многовходовый элемент И-НЕ, первый вход которого подсоединен к первому тактируемому входу узла фиксации. канала, выход включения которого соединен с К-выходом КБ-триггера, Б-выход которого соединен с первым входом элемента И, второй вход которого подключен к выходу второго многовходового элемента И-НЕ, второй вход которого соединен с вторым входом первого многовходового элемента И-НЕ ипервым сигнальным входом узла фиксации канала, второй сигнальный вход которого. соединен с третьими входамидвух многовходовых элементов И-НЕ,выход первого из которых присоединен квходу первого элемейта ИЛИ, выход которого соединен с выходом блокировкиузла фиксации канала, входы блокировки которого подключены к остальнымвхОдам второго многовходового элемента И-НЕ, выход которого также подключен к второму входу первого элемента ИЛИ и входу инвертора, выходкоторого подсоединен к первому входу второго элемента ИЛИ, второй входкоторого соединен с выходом элемента И, а выход - с Б-входом ЕБ-триггера.1580377 орол ираж 56 Заказ 2014 писн тиям при ГКНТ ССС В нного комитета по изобретениям и о 3035, Москва, Ж, Раушская наб.,сударс роизводственно-издательский комбинат "Патент", г агарина, 101 оро Составитель Л.Скобелеваактор И.Дербак Техред Л.Сердюкова . Коррект