Устройство для lu-разложения матриц

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (11) А 1 9 1) 4 С 06 Р 15/347 3;:1 И;РВ 3П 1 , " , г гИСАНИЕ ИЗОБРЕТЕН ИДЕТЕЛЬСТВ К АВТОРСКОМ 2 спользован ализированжет быт о при построех устройств,решения систем нии спец предназн линейных ченных дляуравнений.о позволяет редложенноесократить аппа трои Ь 11-РАЗЛОЖЕН автомае и моз ч М СО ло Устроиство иц содержит ь=1,И), гд агаемой матр ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР(71) Киевский политехнический институт им, 50-летия Великой Октябрьскойсоциалистической революции(56) Авторское свидетельство СССРР 1249531, кл, С 06 Р 15/32, 1984.Авторское свидетельство СССРР 1354206, кл, С 06 Р 15/347,10.07,86,(54) УСТРОЙСТВО ДЛЯ ИЯМАТРИЦ(57) Изобретение относится ктике и вычислительной техник Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных устройств, предназначенных для решения систем линейных уравнений,Цель изобретения - сокращение аппаратурных затрат.На фиг. 1 представленаная схема устройства дляматриц; на фиг, 2 - струкма блока синхронизации; нструктурная схема -го оп для Ь 11-разложения матперационные блоки 1,х, И - размерность разцы и блок 2 синхрониратурные затраты за счет уменьшенияколичества процессорных элементов исвязей их с блоком синхронизации.Сущность работы устройства состоит втом, что оно раскладывает квадратнуюматрицу А= а 1 размерности Н на дветреугольные: нижнюю левую Ь и верхнюю правую 11, такие, что Ь 1)=А. Причем на главной диагонали матрицы 0стоят единицы. Преобразование матрицы А выполняется по алгоритму исключения Гаусса, в процессе которогополучаются элементы 1 и 11. 3 ил. ации, вход которого является входом запуска устройства, информационный вход операционного блока 1, подклюен к информационному выходу операционного блока 1.("1), при этом информационный вход операционного блока 1,1 является входом устройства,а информационнын выход операционного блока 1,(И) является выходом устройства, первый и второй управляющие входы операционного блока 1.х подключены соответственно к первому и второму управляющим выходам операционного блока 1,(-1), третий управляющий вход операционного блока 1,1 подключен к потенциалу логического "0", третьи управляющие входы операционных блоков 1,2-1,(И-) и первый3 509933управляющий вход операционного блока1,1 подключены к потенциалу логической "1", а третий управляющий выходоперационного блока 1,1 является входом признака блока 2 синхронизации,выход которого подключен ко второмууправляющему входу операционногоблока 1.1,Каждый операционный блок содержит Опервый коммутатор 3, блок 4 умножителя-деления, вычитатель 5, второй6 и третий 7 коммутаторы, регистр 8,блок 9 памяти объемом 2 Ислов, пер,вьй 0-триггер 10, первый элемент 15И 11, первый счетчик 12, пятый элемент ИЛИ 13, схему 14 сравнения, второй элемент И 15, второй 0-триггер16, третий элемент ИЛИ 17, первыйэлемент ИЛИ 18, КЯ-триггер 19, второй элемент ИЛИ 20, второй счетчик21, третий 22 и четвертый 23 0-триггеры, четвертый элемент ИЛИ 24.Блок 4 умножения-деления можетбыть построен по любой известной схе"ме и содержать сумматор и несколькорегистров для хранения операндов,промежуточных и окончательных результатов.Запоминающее устройство объемом 302 Ипредставляет собой блок регистров, аналогичный примененному в микропроцессорной секции 1804 ВС 1, который имеет два адресных входа, одиниз которых работает только на чтение, два выхода данных и один входдля записи данных. В нашем. случаеадресный вход А секции ВС 1 являетсяпервым адресным входом запоминающего устройства, а адресный вход В, 40допускающий как чтение, так и запись, является вторым адресным входом запоминающего устройства. ВыходА секции ВС является вторым выходомзапоминающего устройства, а выходВ - первым выходом запоминающегоустройства, Управляющий вход чтениязаписи, таким образом, относится только к адресному входу В.Блок 2 синхронизации (фиг. 2) содержит генератор 25 синхронизйрующих импульсов, выход которого соединен с синхровходами всех .регистров,ЛЗУ, счетчиков и 0-триггеров устройства (не показано) и с синхровходом 55счетчика 2 Ь, выходы которого подклю-,чены к первой группе входов схемы 27сравнения, на вторую группу входовкоторой постоянно подается значениек+2и;М рр 11 ф 3 11 1 с 1 ууеду 11 1 с+1 ф ,-1 .цЦ;,=а , /а ( где с 1 с+1 ууБ 1И; 1=1(,Рассмотрим работу устройства,Предположим Я=4. Тогда прием информации во все регистры и блок памяти осуществляется по заднему фронту синхроимпульса, т,е. в концетакта, а в счетчики и 0-триггеры -по переднему фронту синхроимпульса, т,е, в начале такта, Поступлениеисходных данных организовано следующим образом. На вход устройствакаждый такт последовательно поступают элементы матрицы А=а; 1 по столбцам, т.е. первые И тактов - элементы первого столбца матрицы А (в первом такте аво втором а ,и т.д.),вторые И тактов - элементы второгостолбца и т.д,В исходном состоянии счетчики 12,21 и 26, и 0-триггеры 1 О и 16 нахо. - .дятся в нулевом состоянии, а КЯ-триггеры 19 и 28 и 0-триггеры 22 и 23установлены в единицу, на выходахсхем 14 сравнения - нуль.После сигнала "Запуск" КЯ-триггер 28 устанавливается в нулевоесостояние, в первом такте 0-триггер10.1 устанавливается в единицу.На вход устройства подается значение а которое поступает на второй И в двоичном коде, а выход ее связан с Я-входом КЯ-триггера 28, К-вход которого является входом запуска устройства, выход последнего связан с К-входом счетчика 26 и является выходом блока синхронизации, а инкрементирующий вход счетчика 26 является входом признака блока синхронизации.Устройство для ЬП-разложения матриц предназначено для разложения квадратной матрицы А, разьерности Ю, на две треугольные: нижнюю левую Ь и верхнюю правую 1 такие, что Ь Б А, причем на главной диагонали матрицы 1 стоят единицы. Преобразование матрицы А=а;выполняется по алгоритму исключения Гаусса, в процессе которого получаются элементы 1; и П ц .1 О 5 20 25 30 35 40 50 55 5 15вход вычитателя 5, и вторые входыкоммутаторов 3.1 и 6.1. Вычитатель5.1 производит пропуск операнда (навыходе элемента ИЛИ 17 единица), коммутатор 7.1 пропускает ас.выхоаавычитателя на вход регистра 8.1(на выходе элемента ИЛИ 24 единица )и по заднему фронту синхросигнала а записывается в регистр 8.1.Это же значение через коммутатор 6,1поступает на вход записи данных блока памяти 9.1 и записывается (на выходе элемента ИЛИ 20 единица) вячейку с нулевым адресом, поступающим с выхода счетчика 21, а 0-триггер 22,1 сбрасывается в нуль.Во втором такте а=1с выходарегистра 8,1 поступает на информационный вход процессорного элемента,вычитатель 5.2 осуществляет пропускоперанда и 1 записывается в конце11такта в регистр 8.2, пройдя черезкоммутатор 7,2, В этом же такте содержимое счетчиков 12,1 и 21.1 увеличивается на единицу, а,поступает на вход устройства и далее записывается в блоке 9,1 памяти по адресу (001)(пройдя через коммутатор 6.1) и в регистр 8,1 (пройдя безизменений через вычитатель 5,1 икоммутатор 7,1), В-триггер 22,2сбрасывается в нуль,В третьем такте 1 из регистра8,2 переписывается в регистр 8.3,пройдя через вычитатель 53 и коммутатор 7,3, и появляется на выходеустройства, В этом же такте а =1из регистра 8,1 переписывается в регистр 8,2, пройдя через вычитатель5,2 и коммутатор 7,2, Кроме того,в этом же такте содержимое счетчиков 12.1 и 21,1 снова увеличиваетсяна единицу, а,поступает на входустройства и далее записывается вблок памяти 9.1 по адресу (О 0) ив регистр 8.1, П-триггер 22,3 сбрасывается в нуль.В четвертом такте 1 ,из регистра8,2 переписывается в регистр.8.3 и.появляется на выходе устройства,ау 1 ,переписывается из регистра8,1 в регистр 8.2, содержимоесчетчиков 12.1 и 21.1 увеличиваетсяна единицу, на выходе схемы 14.1сравнения появляется единица, а ,поступает на вход устройства и .записывается в блок 9,1 памяти по адресу (011)и в регистр 8.1. 09933 6 В пятом такте 1иэ регистра 8,2переписывается в регистр 8.3 и появляется на выходе устройства, а, 1 , 5из регистра 8.1 переписывается в регистр 8.2, содержимое счетчиков21.1 и 26 увеличивается на единицу,П-триггер 16,1, устанавливается в единицу, КБ-триггер 19.1 сбрасывает- .ся в нуль, счетчик 12.1 и схема14,1 сравнения также сбрасываются внулевое состояние, а поступает свхода устройства через коммутатор3,1 (на выходе элемента ИЛИ 13,1нуль) на второй вход блока 4,1, напервый вход которого выдается изблока 9,1 памяти из ячейки с адресом(000), поступающим с выхода счетчика 12,1, значение а, блок 4,1 выполняет операцию деления, и с его выхода а/а=У пройдя через коммутатор7.1 (на выходе элемента ИЛИ 24,1нуль), записывается в регистр 8.1, и,пройдя через коммутатор 6,1 (на выходе КЯ-триггера 19,1 - нуль), записывается в блок 9,1 памяти по адресу(100) , поступающему со счетчика21,1,В шестом такте 1,из регистра 8,2переписывается в регистр 8.3 и появляется на выходе устройства, Уиз регистра 8.1 переписывается в регистр 8,2, Р-триггер 16,1 сбрасывается в нуль, содержимое счетчика12,1 увеличивается на единицу, асчетчика 21,1 не меняется, а поступает с входа устройства на второйвход вычитателя 5,1, с первого выхода блока 9.1 памяти (на выходе элемента ИЛИ 20. 1 - нуль) на первый вход коммутатора 3,1 выдается Б (из ячейки с адресом (100), поступающим с выхода счетчика 21.1), коммутатор 3,1 выдает а, на второй вход блока 4,1 (единица на выходе элемента ИЛИ 13,1),на первый вход блока 4,1, который выполняет умножение, поступает а ,изблока 9,1 памяти (из ячейки с адресом (001), поступающим с выходасчетчика 12,1), и с выхода блока 4,1 полученное произведение поступает навычитатель, с выхода которого а,-а у1,1 принимается в регистр 8.1,пройдя через коммутатор 7,1, В этом же такте 0-триггер 23.1 сбрасывается в нуль (т,е, на его инверсном выходе - единица),В седьмом такте Б из регистра 8,21 апереписывается в регистр 8.3 и появ 1509933ляется на выходе устройства, 1 изрегистра 8.1 переписывается в регистр8.2 и в блок 9.2 памяти (по адресу(000), поступающему с выхода счетчика 21,2). Содержимое счетчика 12.1увеличивается на единицу, а счетчика21,1 - не меняется, а поступает свхода устройства на второй вход вычитателя 5,1, с первого выхода блокапамяти (через коммутатор 3,1) навход блока 4.1 выдается а , а с второго выхода блока 9.1 памяти выдается а, (из ячейки с адресом (010), свыхода блока 4.1 полученное произведение поступает на вычитатель 5.1,с выхода которого аь-а ;Г =1,цпринимается в регистр 8.1. В этом жетакте Р-триггер 10.2 устанавливается в единицу. 20В восьмом такте 1 иэ регистра8.2 переписывается в регистр 8.3 ипоявляется на выходе устройства,счетчики 12,1; 12.2 и 21,2 увеличивают свое состояние на единицу, 1 25иэ регистра 8,1 переписывается в регистр 8.2 и записывается в блок 9,2памяти по адресу (001), на выходесхемы 14.1 сравнения - единица, а.цпоступает с входа устройства на 30,вход вычитателя 5.1, с первоговыхода блока 9,1 памяти навход блока 4,1 выдается Б, ас второго выхода блока 9,1 памяти выдается а(,(из ячейки с адресом(011),с выхода блока 4.1 полученное произведение поступает на вычитатель 5,1, с выхода которого а(-Уа (,=1 принимается в регистр 8, .В девятом такте 1 переписывается из регистра 8,2 в регистр 8.3 ипоявляется на выходе устройства,счетчики 12,2; 26; 21.1;.21,2 увеличивают свое состояние на единицу,14 из регистра 8,1 переписывается в 45регистр 8.2 и записывается в блок92 памяти по адресу (010), Р-триггер 16,1 устанавливается в единицу,счетчик 12.1 и схема 14.1 сравнениясбрасываются в нуль, а; поступаетс входа устройства через коммутатор3.1 на второй вход блока 4,1, на пер"вый вход которого из блока 9.1 памя"ти выдается (из ячейки с адресом(000 значение а(1, блок 4,1 выполняет операцию деления, и с его выхода а,(а ,=У пройдя через коммутатор 7,1, записывается в регистр 8,1,и; пройдя через коммутатор 6.1, записывается в блок 9.1 памяти по адресу (101) поступающему со счетчика 21.1,В десятом такте 1 1 из регистра8,2 переписывается в регистр 8.3 ипоявляется на выходе устройства, Б 1из регистра 8.1 переписывается в регистр 8,2, счетчики 12.2; 21.2 и12,1 увеличивают свое состояние наединицу, на выходе схемы 14.2 сравнения появляется с входа устройствана вход вычитателя 5.1, с первоговыхода блока 9.1 памяти через коммутатор 3.1 на вход блока 41 поступает а (по адресу (101) , поступающему со счетчика 21.1), на первыйвход блока 4.1 поступает из ячейки,с адресом (001) значения аблок4.1 выполняет умножение, на выходевычитателя 5,1 получают значениеа -У д, а , =а , которое принимается(ив регистр 8.1, пройдя через коммутатор 7,1.В одиннадцатом такте Б 1 ъиз регистра 8,2 переписывается в регистр 8,3и появляется на выходе устройства,счетчики 2.1 и 21,2 увеличиваютсвое состояние на единицу, Р-триггер16,2 устанавливается в единицу, асчетчик 12.2 и КЯ-триггер 19.2 сбрасываются в нуль, а , из регистра 8,1(11поступает через коммутатор 3.2 навторой вход блока 4.2, на первыйвход из блока 9,2 памяти выдаетсязначение 1(из ячейки с адресом(000) , поступающим со счетчика12,2), блок 4.2 выполняет деление,и с его выхода а 2 / 11 3 э алисывается в регистр 8.2 и, пройдя черезкоммутатор 6,2, записывается в блок9,2 памяти, по адресу (100), поступающему с выхода счетчика 21,2,Вэтом же такте а поступает с входаустройства на вход вычитателя 5,1, спервого выхода блока 9.1 памяти навторой вход блока 4.1 поступает Пна первый вход его из блока 9.1 памяти выдается аз,из ячейки с адресом(010) , блок 4,1 выполняет умножение, и на выходе вычитателя 5,1 получают значение аа,=а, коиторое принимается в регистр 8,1.В двенадцатом такте 1 эиз регистра 8,2 переписывается в регистр 8.3,Р"триггеры 16.2 и 23,2 сбрасываютсяв нуль, счетчики 12.2 и 12, увеличивают свое состояние на единицу,9 1вычитателя 5,2, с первого выходаблока 9.2 памяти, через коммутатор3,2 на вход блока 4,2 поступает Бтвомна первый вход блока 4,1 поступаетиз блока 9,2 памяти 1 , блоК 4,2выполняет умножение, и на выходе вычитателя 5.2 получают значениеа -Б 1 =1 , которое записывается в регистр 8.2. В этом же тактеа 4 поступает с входа устройства навход вычитателя 5.1, с первого выхода блока 9,1 памяти, на второй входблока 4,1 поступает 11 на первыйвход его из блока 9,1 памяти выдаетсяаблок 4,1 выполняет умножение, ина выходе вычитателя 51 получаютзначение я 4 Пя 4 я 4 р котороепринимается в регистр 81. В этом жетакте Р-триггер 23,2 сбрасывается внуль, а на выходе схемы 14,1 сравнения появляется единица,В тринадцатом такте П-триггер10.3 устанавливается в единицу, 1 зиз регистра 8,2 переписывается в регистр 8.3 и, пройдя через.коммутатор6.3, записывается в блок 9,3 памятипо адресу (000), В этом же тактесчетчики 21,1; 12.2 и 26 увеличиваютсвое состояние на единицу, а счетчик12.1 сбрасывается в нуль, а из вегис тр а 8 , 1 поступает на вход вычитателя 5, 2 с первого выхода блока9 , 2 памяти на второй вход блока 42поступает Б ) з , на первый вход егоиз блока 9,2 памяти поступает 14блок 4,2. выполняет умножение, ина выходе вычитателя 5.2 получают(11ЗНачеНие Я 4-11 ь 14=14 з, Котороезаписывается в регистр 8.2. В этомже такте Я,4 поступает на второй входблока 4.1, на первый вход которогоиз блока 9,1 памяти выдается значение а блок 4.1 выполняет операцию деления, и с его выхода а/а==01 записывается в регистр 8.1 и,пройдя через коммутатор 6.1 - в блок9.1 памяти по адресу (10) , поступающему со счетчика 21,1,В четырнадцатом такте счетчики12.3; 21,3; 12.2 и 121 увеличиваютсвое состояние на единицу, единицапоявляется на выходе схемы 142сравнения, 1 из регистра 8.2 пере"писывается в регистр 8.3 и, пройдячерез коммутатор 6,3, записываетсяв блок 9.3 памяти по адресу (001).В этом же такте Б из регистра 8,1переписывается в регистр 8.2, а)4 с 509933 10входа устройства поступает на выходвычитателя 5,1, с первого выходаблока 9,1 памяти, на второй вход .блока 4.1 поступает Б, , на первыйвход блока 4.1 поступает из блока 9.1памяти а , блок 4.1 выполняет умножение, и на выходе вычитателя 5.1(О которое принимается в регистр 8.1.В пятнадцатом такте 1)-триггер16.2 устанавливается в единицу,счетчик 12,2 и КЯ-триггер 19.2 сбра.сывается в нуль. Счетчики 12.3;5 2.3; 21,2 и 12.1 увеличивают своесостояние.на единицу, Б, из регистра 8,2 переписывается в регистр8.3. В этом же такте а,из регистра8.1 поступает через коммутатор 3.220 на второй вход блока 4,2, на первыйвход которого из блока 9,2 памятивыдается 1 блок 4.2 выполняет деление, и с его выхода значение а //1 =11)4 записывается в регистр 8.2 и25 блок 9,2 памяти по адресу (101)(, Вэтом же такте а с входа устройствапоступает на вход вычитателя 5.1, спервого выхода блока 9,1 памяти навторой вход блока 4,1 поступает 11,4,30 на первый вход блока 4,1 поступаетиз блока 9,1 памяти аблок 4,1 выполняет умножение, и на выходе вычитателя 5,1 получают значение а -Б х(ча ,=а 4, которое принимается в ре 35 гистр 8,1,В шестнадцатом такте счетчики12.3; 21.3; 12.2 и 12.1 увеличиваютсвое состояние на единицу, на выходах схем 14.1 и 14,3 сравнения тоже4 О едиНицы, 114 переписывается из регистра 8.2 в регистр 8.3. В этом жеИтакте а из регистра 8,1 поступаетна вход вычитателя 5,2, с первоговыхода блока 9,2 памяти на второй45 вход блока 4,2 поступает 11 на первый вход блока 4,2 поступает из блока 9,2 1 , блок 4,2 выполняет умножение, и на выходе вычитателя 5,2полу т значение а,4-Б. 131=а 3 укоторое принимается в регистр 8.2,Вэтом же такте а с входа устройствапоступает на вход вычитателя 5,1, спервого выхода блока памяти на второй вход блока 4.1 поступает Б,4, напервый вход блока 4,1 поступает изблока 9,1 памяти а 4 блок 4,1 выполняет умножение, и на выходе вычитателя 5.1 получают значение а 44-Б,4 а ,=13Формул а изобретения. 1. Устройство для Ю-разложения матриц, содержащее и(и - размерность разлагаемой матрицы) операционных блоков и блок синхронизации, вы-, ход которого подключен к первому управляющему входу первого операционного блока, информационный вход которого является информационным входом устройства, Информационный вход т-то операционного блока (1=2, и) подключен к информационному выходу Я)-го операционного блока, а информационный выход (и)-го операционного блока является выходом устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, первый и второй управляющие входы 1-го операционного блока подключены соответственно к первому и второму управляющим выходам (ь)-го операционного блока, второй и третий управляющие входы первого операционного блока подключены соответственно к входам логической единицы и логического нуля устройства, а третьи управляющие входы остальных операционных блоков подключены к входу логической единицы устройства, третий управляюпдй выход первого операционного блока подключен к первому входу блока синхронизации, второй вход которого является управляющим входом устройства.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что операционный блок содержит регистр, вычитатель, блок умножения-деления, три коммутатора, два счетчика, блок памяти, четыре Р-триггера, схему сравнения, КЯ-триггер, два элемента И и пять элементов ИЛИ, причем выход первого коммутатора соединен с первым информационным входом блока умножения-деления, выход которого соединен с первыми информационными входами вычитателя, второго и третьего коммутаторов, второй информационный вход вычитателя подключен к первому информационному входу первого коммутатора, второму информационному входу второго коммутатора и к информационному входу операционного блока, информационный выход которого соеди- нен с выходом регистра, вход которо го соединен с выходом третьего ком 11 150993В семнадцатом такте счетчик 26 увеличивает свое состояние на единицу,на выходе схемы 27 сравнения появляется единица, КБ-триггер 28 устанавливается в единицу, счетчики 26, 12.1и 21.1 и П-триггеры 10.1 и 16,1 устанавливаются в нулевое состояние,таким образом происходит подготовкак обработке следующей исходной матри Оцы, В этом же такте счетчик 12.3 сбрасывается в нуль, счетчики 21.3 и12.2 увеличивают свое состояние наединицу, а(из регистра 8.2 поступаз(ет через коммутатор 3,3 на второй 15вход блока 4,3, на первый вход которого из блока 9.3 памяти выдается1 , блок 4,3 выполняет деление, ис его выхода значение аз /1 йц=11 й записывается в регистр 8.3 и блок 9,3 20памяти по адресу (100). В этом жетакте а из регистра 8,1 поступаетна вход вычитателя 5,2, с первоговыхода блока 9.2 памяти на второйвход блока 4.2 поступает Б , напервый вход блока 4,2 поступает 1(из блока 9,2 памяти, блок 4,2 выполняет умножение, и на выходе вычитателя 5,2 получают значение а -11и1 й.и =а , которое принимается в ре(а)гистр 8,2,В последнем (восемнадцатом) тактеР-триггер 22,1 и ВБ-триггер 19,2 устанавливаются в единицу, счетчик12,3 увеличивает свое состояние наединицу, а счетчики 12,2 и 21.2 иР-триггеры 10.2 и 16,2 сбрасываютсяв нуль, В этом же такте аиз регистра 8.2 поступает на вход вычитателя5.3, счетчик 12.3 увеличивает свое 40состояние наединицу, с первого выхода блока 9,3 на второй вход блока4.3 поступает 11 цй, на первый входблока 4,3 поступает 1(йиз блока памяти9,3, блок 4.3 выполняет умножение,и на выходах вычитателя 5,3 получаютзначение а -1 н Р =1которо(т 1е41принимается в регистр 8.3.На этом разложение квадратнойматрицы А=а; (размерности И=4 за 11канчивается. Поскольку каждый элемент входной матрицы А используетсяв каждом данном процессорном элементетолько один раз, можно выполнять ЬБразложение потока матриц. Каждуюследующую матрицу можно начинать подавать с (И +1)-го такта после начала подачи предыдущей матрицы.13 15 мутатора, второй информационный вход которого соединен с выходом вы 1 читателя, выход второго коммутатора соединен е входом записи данных блока памяти, первый выход которого соединен с вторым информационным входом первого коммутатора, а второй выход - с вторым информационным входом блока умножения-деления, первый .управляющий вход операционного блока соединен с входами обнуления первого счетчика, первого и второго 0- триггеров, с 8-входом КЯ-триггера,с первым входом первого элемента ИПИ и с входом третьего Э-триггера, выход которого является первым управляющим выходом операционного блока, второй управляющий выход которого соединен с выходом четвертого Э-триггера, вход которого подключен к первому входу второго элемента ИЛИ, выходу КЯ-триггера, первым входам третьего и четвертого элементов ИЛИ и управляющему входу второго коммутатора, второй управляющий вход операционного блока подключен к входу первого П-триггера, выход которого соединен с первым входом первого элемента И и с инкрементирующим входом второго счетчика, выходы которого под 09933ключены к входам пятого элемента ИЛИ, первому адресному входу блока памяти и к входам первой группы схемы сравнения, входы второй группы которой соединены с входом задания 0-1 в двоичном коде блока, выход схемы сравнения соединен с первым входом второго элемента И, входом второго .В-триггера, вторым входом второго элемента ИЛИ и является третьим управляющим выходом операционного блока, третий управляющий вход которого соединен с вторым входом второго элемента И, выход которого соединен.с вторым входом третьего элемента ИЛИ, выход которого подключен к управляющему входу вычитателя, управляющий вход третьего коммутатора сое" динен с выходом четвертого элемента ИЛИ, второй вход которого подключен к управляющим входам. первого коммута- тора и блока умножения-деления и выходу пятого элемента ИЛИ, управляю щий вход блока памяти подключен к вы-,ходу второго элемента ИЛИ и второму входу первого элемента И, выход которого соединен с инкрементирующим входом первого счетчика, выход 30 которого соединен с вторым адреснымвходом блока памяти.1509933 Составитель К.Кухаренко дактор М.Бланар Техред Л,Олийнык Корректор С.Шекм аж 66 ГКНТ СССР оизводственно-издательский комбинат "Патент", г. Ужгород Гагарина, 101 Заказ 5815/48 Т ВНИИПИ Государственног113035 8 Подписноеомитета по изобретениям и открытиямосква, Я, Раушская наб д. 4(5