Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 51)4 С 06 Г 7 ический тво СССР 2, 1983. о СССР 2, 1982. ЕНИЯ отрицательорректируюножения стки. 7 ил. я к цифро е и предия в уних слов, и алгори сширением разряд трицы, оразфиг.5 - иоров о о раз р,п кромерядныхфунк(2 р,матр ено для испол зования в универ ированных цифров устройствах, тения является р альных возможност ения умножения ч ал жы специалиительных налобр сш диаетст ние ф он т обеспе авленных за сч предс енно в прямодах. полнительном коде.На иг.1) ьнаяна ф рядно сумма схема разря фиг.4 ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБ А ВТОРСНОМУ СВИДЕТЕЛЬСТ(57) Изобретение относит вой вычислительной техни значено для использов Изобретение относится к цифровойычислительной технике и предназнафиг.1 представлена функцио ема устройства для умножен .2 - схема Ц,К)-го однора о сумматора матрицы, кроме го и (2 р,К)-го одноразрядн оров матрицы; на фиг,3 - (р,К)-го и (2 р,К)-го одноных сумматоров матрицы; на - функциональная схема (3,версальных и специализированных цифровых вычислительных устройствах,Цель изобретения - расширение функциональных воэможностей за счетобеспечения умножения чисел, представленных в дополнительном коде.Новым в устройстве для умножения,содержащем матрицы одноразрядныхсумматоров и элементов И, являетсяобъединение двух алгоритмов; алгоритма умножения двоичных чисел, преставленных в дополнительном коде,основанном на присвоении знаковым астичным произведенияого веса и добавлени диого сумматора м го и (2 р,п)-го од торов матрицы; на ая схема (р,п)-го норазрядных сумма фиг.6 - временные ы устройства соот ом и дополнительнь для умножения (ф ицу одноразрядных сумп, 2.1-1.п, 3.1 ии 5.1-5.4, матрицу входы 7,1-7,п разря" перанда А устройства, разрядов второго опейства, первый 9.1-9.2 -10.2 входы сброса Устроиств содержит мат маторов 1.1- ,3 п, 4,1-4 элементов И дов первого о .входы 8.1-8.4 ранда В устр и второй 10, 3 1501047устройства, выходы 11.1-11.4 произведения устройства, дополнительныеинформационные входы 12.1-12.4 устройства, выходы 13.1-13.2 пустройства, управляющий вход 14.устройства.Одноразрядные сумматоры 1,1-1.п,3. 1-3. и(фиг. 2) содержат семь элементов И 15, два элемента ИЛИи 10три элемента НЕ 17, первый 18, второй 19 и третий 20 информационныевходы одноразрядных сумматоров, выход суммы 21 и переноса 22 одноразрядного сумматора. 15Одноразрядные сумматоры 2.1-2.п,4,1-4,п(фиг.З) содержат четыреэлемента НЕ 23, девять элементовИ 24, два элемента ИЛИ 25 и элемент26 задержки, первый 27, второй 28 20и третий 29 информационные входыодноразрядных сумматоров, первый 30и второй 31 управляющие входы одноразрядных сумматоров, выход суммы32 и переноса 33 одноразрядных сумматоров, первый 34 и второй 35 управляющие выходы одноразрядных сумматоров.Одноразрядные сумматоры 51 и .5.3 (фиг.4) содержат четыре элемен-. 30та НЕ Зб,семь элементов И 37 и дваэлемента ИЛИ 38, первый 39, второй40 и третий 41 информационные входыодноразрядных сумматоров, управляющий вход 42 одноразрядных сумматоров, выходы суммы 43 и переноса 44одноразрядных сумматоров,Одноразрядные сумматоры 5.2 и5.4 (фиг,5) содержат шесть элементов НЕ 45, десять элементов И 46, 40два элемента ИЛИ 47 и элемент 48задержки, первый 49, второй 50, третий 51 информационные входы одноразрядных сумматоров, первый 52 и второй 53 и третий 54 управляющие входы одноразрядных сумматоров, выходысумьы 55 и переноса 56 одноразрядныхсумматоров, первый 57 и второй 58управляющие входы одноразрядных сумматоров, 50устройство для умножения работаетв конвейерном режиме, суть которогозаключается в следующем.При умножении двоичных чисел Аи В, представленных в прямом коде,в исходном состоянии на входах 91,9,2, 10. 1, 10.2 устанавливаетсясигнал "1" (фиг,б), На входах 12.112.4 и 14 устанавливается сигнал "О",При этом сумматоры 5.1-5.4 реализуют обычные функции суммы и переноса, Перед началом работы устройства для умножения на вход 10.2 подается отрицательный импульс., который сбрасывает одноразрядные сумматоры 4.1- 4,п"1,5.4 в нулевое состояние. На всех выходах суммы и переноса устанавливается сигнал "0".Процесс вычисления начинается с подачи на входы 7.17 п и-разрядного двоичного множимого А и двух младших разрядов В, Вп-разрядного множителя В на входы 8.1 и 8.2. Через время Т на вход 9.1 подается сигнал "0", по которому производится суммирование на сумматорах 2.1-2.пи 52.Когда вычисления в первых двух строках заканчиваются, на вход 9.1 подается сигнал "1", оторый осуществляет запоминание информации, установившейся на входах сумматоров 2.1-2.п, 5.2 и запрещает обработку сумматорами 2.1-2.п, 5.2 сигна- лов, которые будут появляться на их информационных входах.В течение времени, пока проходит вычисление на сумматорах 1.1-1. п, 5.1 и 2.1 - 2.п, 5.2, на суммато- рах 3. 1-3 . п, 5. 3 и 4. 1 - 4. п, 5.4 идет подготовка к вычислению, на входы 8.3-8.4 подаются разряды В и В 4 множителя В. К моменту завершения подачи Ви В+ вычисление продолжается на сумматорах 3,1-3. п, 5.3, а затем после подачи на вход 9.2 сигнала "0" вычисление осуществляется и на сумматорах 4.1- 4. п, 5,4.В то же время на сумматорах 1.1- 1, п, 5.1 и 2.1 - 2, п, 5.2 осуществляется считывание двух младших разрядов С, и С произведения С с выходов 11,1 и 11.2, а также подача разрядов В и В множителя В на входы 8.1 и 8.2.После подачи на вход 9.2 сигнала "1", который осуществляет запоминание промежуточного результата на выходах сумматоров 4.1-4. п, 5.4, а также запрет обработки сумматорами 4,1 - 4.п, 5.4 поступающей информации, вычисление продолжается в сумматорах 1.1 - 1. п, 5.1 и 2.1 - 2. п, 5.2, В течение времени, пока идут вычисления, осуществляется считывание разрядов Сз и С,1,5 15 произведения С с выходов умножителя 11.3 и 11.4 и подача разрядов В и Ве на входы 8.3 и 8.4.Процесс продолжается циклически, Когда все п разрядов множителя В будут поданы, на входах 8,1-84 устанавливается сигнал "0", а процесс вычисления не прекращается до получения всех 2 п разрядов произведения С с выходов 11.1-11.4.При умножении двоичных чисел А и В, представленных в дополнительном коде, в исходном состоянии на входах 9.1, 9.2, 10.1, 10,2, а также и на входах 12.1 - 12.4, 14 устанавливается сигнал (фиг7).Перед началом работы устройства для умножения на вход 10.2, как и при умножении чисел, представленных в прямом коде, подается отрицательный импульс, который сбрасывает одноразрядные сумматоры 4,1-4.пв нулевое состояние, а на выходах суммы и переноса сумматора 5.4 при этом устанавливаются соответственно сигналы "0" и "1"В дальнейшем работа устройства умножения аналогичНа умножению в прямом коде за исклюФ чением того, что в последних и тактах на входы 8,1-8,4 подается не сигнал "О.", а старший знаковый разряд Вп множителя В.При подаче на входы 12.1 - 12.4 и 14 сигнала "1" сумматоры 5.1, 5.3 реализуют логические функции: в =а р=а Ь, где а - сигнал на первом информационном входе 39 сумматоррв 5.1 и 5.3; Ь - сигнал на втором информационном входе 40 сумматоров 5.1 и 5.3; в,р - соответственно значения сигналов на выходе суммы 43 и выходе переноса 44 сумматоров 5. 1 и 5.3. Сумматоры 5.2 и 54 реализуют следующие логические функции (без учета цепей начальной установки): в(с+1) = а г + в(с) г; р(+1) = а Ь г +р(й) г, 01047где а сигнал на первом информационном входе 49 сумматороь5.2 и 5.4;сигнал на втором информационном входе 50 сумматоров5.2 и 5.4;сигнал на первом управляющем входе 52 сумматоров5.2 и 5.4; Ов(+1),в( )- значения сигналов на выходе суммы 55 сумматоров5.2 и 5,4 в последующийи предыдущий моменты времени; р(С+1),р(С) - значения сигналов на выходе переноса сумматоров20 5.2, 5.4 в последующий ипредыдущий моменты времени.Реализация приведенных функцийпозволяет учесть, что вес знакового25 разряда отрицателен, и если знаковый разряд А, множимого А равен "1",то сумматоры 5.1 - 5.4 производятфактически не добавление, а вычитание множителя В иэ суммы остальныхЗ 0 частичных произведений, Таким образом, учитывается алгебраическийзнак множимого 4. Для обеспечения пр зильной работы устройства для умножения, максимального быстродействия, а также для обеспечения возможности считывания промежуточной информации и коммутации разрядов множителя В величина 1р должна определяться, исходя иэ следующей системы неравенств; Алгебраический знак множителя В Э 5 учитывается путем расширения разрядной сетки (т,е. подачи в последнихи тактах умножения на входы 8,1-8.4знакового разряда В) и начальнойустановки "1" по выходу переноса сум матора 5.4.При необходимости ускорения получения результата умножения используются выходы 13.1-13,2 п, на которых после и первых тактов получается 45 двухразрядный код старших разрядовпроизведения С, Суммирование этогокода на сумматоре с ускоренным переносом позволяет получить старшиеразряды произведения.-оЬЪ р, (не " И )рк ф+т +Т -Т3 сх к рх кпри Ткри Т, не меньше чемМахТ (Т -Т . ) пиТг ер к иТ Змрк Т Тк Мах35 сра НЕьак НЕ 40. сИЕ максимальное и минимальное время переходного процесса в логическом элементе. И;максимальное время, необходимое для считывания результата с выходов 11.1-11,4;- максимальное и минимальное время коммутации разрядов множителяВ на входах 8,1-8.4 сучетом времени прохождения сигналов черезэлементьг И;величина, равная большему иэ элементов, записанных в квадратныхскобках.величина временной задержки сигнала в элементе задержки;- максимальное время переходного процесса в логическом элемента НЕ при переходе соответсте венно из "1" в "О" и из0 1- минимальное время переходног о процесса в логиче ск ом элементе НЕпри переходе из " 1 " в" О "м Наличие в устройстве для умножения входов 12. 1-12.4 позволяет наращивать разрядность. Это удобно при модульной реализации устройства или выполнении его в виде интегральной схемы. При этом увеличение разрядности достигается соответствующей коммутацией входов 12.1-12.4 одного модуля с выходами 11,1-11,4 другого модуля,15 20 25 30 45 50 55 Формула изобретения Устройство для умножения, содержащее матрицу элементов И и матрицу одноразрядных сумматоров, причем первые входы элементов И 1-го столбца матрицы (д=12 и, п - разрядность первого операнда) соединены соответственно с входом д-го разряда первого операнда устройства, вход 1-го разряда второго операнда которого соединен с вторыми входами элементов И 1-й строки матрицы (1= =12 р, р - произвольное целое число), выход (, Ц-го элемента И матрицы соединен соответственно с первым информационным входом (,д)- го одноразраядного сумматора матрицы, выход переноса которого, кроме (2 р,.)-х одноразрядных сумматоров матрицы, соединен соответственно с вторым информационным входом (1+1,1)-го одноразрядного сумматора матрицы, выход суммы (1,1)-го одноразрядного сумматора матрицы, кроме(2 р,д)-х одноразрядных сумматоров матрицы, (1=2п), соединен соответственно с третьим информационным входом Ц+1, 1)-го одноразрядного сумматора матрицы (1 с=12 п), третий информационный вход (1,п)-го одноразрядного сумматора матрицы соединен соответственно с -м дополнительным информационным входом устройства, выход переноса (2 р,д)-го. одноразрядного сумматора матрицы соединен соответственно с вторым информационным входом (1,д)- го одноразрядного сумматора матрицы, выход суммы (2 р,1)-го одноразрядного сумматора матрицы соединен соответственно с третьим информационным входом (1,Ц-го одноразрядного сумматора матрицы, выходы суммы Ц,1)-го одноразрядного сумматора матрицы и (2 р, 1)-го одноразрядного(2 р,)-го соединены с соответствующими выходами устройства, первый ивторой входы сброса которого соединены соответственно с первым и вторым управляющими входами (р,д)-х и(2 р,)-х одноразрядных сумматоровматрицы, причем каждый одноразрядныйсумматор матрицы, кроме одноразрядных сумматоров р-й и 2 р-й строк матрицы, содержит семь элементов И, дваэлемента ИЛИ, три элемента НЕ, причем выходы первого, второго, третьего и четвертого элементов И соединены соответственно с четырьмя входами первого элемента ИЛИ, выходкоторого соединен с выходом суммыодноразрядного сумматора матрицы,выходы пятого, шестого и седьмогоэлементов И соединены соответственно с тремя входами второго элементаИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора матрицы, вход первого элемента НЕ соединен с первым информационным входом одноразрядного сумматора матрицы и первыми входамипервого, четвертого, шестого и седьмого элементов И, выход первогоэлемента НЕ соединен с первыми входами второго и третьего элементовИ, вход второго элемента НЕ соединенс вторым информационным входом одноразрядного сумматора матрицы, вторыми входами первого, третьего и седьмого элементов И и первым входомпятого элемента И, выход второгоэлемента НЕ соединен с вторыми входами второго и четвертого элементовИ, вход третьего элемента НЕ соединен с третьим информационньм входомодноразрядного сумматора матрицы,вторыми входами пятого и шестого элементов И и с третьими входами первого и второго элементов И, выходтретьего элемента НЕ соединен стретьими входами третьего и четвертого элементов И, каждый одно-.разрядный сумматор р-й и 2 р-йстрок матрицы содержит девять элементов И, два элемента ИЛИ, четыреэлемента НЕ и элемент задержки,причем выходы первого, второго, третьего, четвертого и пятого элементов И соединены соответственно спятью входами первого элемента ИЛИ,выход которого соединен с выходомсуммы одноразрядного сумматора мат 5 10 15 20 25 30 35 40 45 50 55 рицы и первым входом пятого элемента И, выходы шестого, седьмого,восьмого и девятого элементов И соединены соответственно с четырьмявходами второго элемента ИЛИ, выходкоторого соединен с выходом переносаодноразрядного сумматора матрицы ипервым входом девятого элемента И,вход первого элемента НЕ соединен спервым информационным входом одноразрядного сумматора матрицы и первыми входами первого, четвертого,седьмого и восьмого элементов И, выход первого элемента НЕ соединен спервыми входами второго и третьегоэлементов И, вход второго элементаНЕ соединен с вторым информационнымвходом одноразрядного сумматора мат-рицы, вторыми входами первого, третьего и восьмого элементов И и первым входом шестого элемента И, выход второго элемента НЕ соединен свторыми входами второго и четвертого элементов И, вход третьего элемента НЕ соединен с третьим информационным входом одноразрядного сумматора матрицы, вторыми входами шестого и седьмого элементов И и третьими входами первого и второго элементов И, выход третьего элементаНЕ соединен с третьими входами третьего и четвертого элементов И, входэлемента задержки соединен с первымуправляющим входом одноразрядногосумматора матрицы, вторыми входамипятого и девятого элементов И, выходэлемента задержки через четвертыйэлемент НЕ соединен с четвертымивходами первого, второго, третьегои четвертого элементов И и третьимивходами шестого, седьмого и восьмогоэлементов И, третьи входы пятогои девятого элементов И соединены свторым управляющим входом одноразрядного сумматора матрицы, о т -л и ч а ю щ е е с я тем, что, сцелью расширения функциональных возможностей, за счет обеспечения умножения чисел, представленных в дополнительном коде, в каждый (1,п)-й одноразрядный сумматор матрицы, кроме (р,п)-го и (2 р,п)-го одноразрядных сумматоров матрицы, введенчетвертый элемент НЕ, выход которого соединен с третьими входамишестого и седьмого элементов И, трс.. тий вход пятого элемента И соединенс выходом первого элемента НЕ, вход111 четвертого элемента НЕ соединен с управляющим входом, одноразрядного сумматора матрицы, а в каждый (р,п)-й и (2 р,п)-Л одноразрядный сумматор матрицы введены десятый элементы И и пятый и шестой элементы НЕ, причем первый вход десятого элемента И соединен с третьим управляющим входом одноразрядного сумматора матрицы и входом пятого элемента НЕ, выход которого соединен с четвертыми входами седьмого и восьмого элементов И, пятый вход второго элемента ИЛИ соеди 12 Е 12 З 1 г.г 1 г 150104712 нен с выходом десятого элемента И, второй вход которого через шестой элемент НЕ соединен с вторым управляющим входом одноразрядного суммато" 5 ра матрицы, выход первого элемента НЕ соединен с четвертым входом шестого элемента И, управляющий вход (,п)-го одноразрядного сумматора матрицы, кроме (р,п)-го и (2 р,п)-го одноразрядных сумматоров, и третьи управляющие входы (р,п)-го и (2 р,п)- го одноразрядных сумматоров соеди,нены с управляющим входом устройства. с 1Ф 7 а Ьм 22 21Вх УХАЧ оставитель К.Мурзи Род орректор Н. Борисов ехред Л,Олийньщ О.Спесивых Тираж Ь писное Заказ 4868 НТ ССС бретениям и открытиям приаушская наб., д. 4/5 Государственного комитета по 113035, Москва, Жроизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101