Устройство для моделирования нейрона

.8)видетельство ССС06 С 7/60. ОЙСТВО ДЛЯ МОДЕЛИРОВ ГОСУДАРСТВЕННЫЙ КОМ ИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР Н АВТОРСКОМУ СВИДЕТЕЛЬСТВЪ(54) УСТР АНИЯ НЕЙРОНА(5) Изобретение относится к области бионики и вычислительной техники и может быть использовано в качестве :,элемента нейроноподобных сетей для моделирования биологических процессов в устройствах обработки, анализа и распознавания образов, а также в качестве элемента параллельных вычислительных структур для решения задач цифровой обработки сигналов,систем алгебраических уравнений,краевых задач теории поля, Пель - упрощение устройства и расширение его функциональных возможностей за счет . обеспечения перестройки на различные режимы. Устройство содержит информационные входы 1) 1 д и 212 д и блоков 33 изменения синаптических весов, установочные входы 4,4, сумматор 5, первый 6 и второй 7 элементы И, первый 8 и второй 9 регистры, логический блок 10, управляющие входы 11-16 и информационные входы 17-20 с соответствую щими связями. При существенном упрощении конструкции устройство позволяет реализовать режимы Функционирования формального и градуального ней. ронов с рефрактерностью, сумматора, цифрового интегратора, а также обеспечить возможность выполнения операции скалярного произведения векторов с требуемой точностью.5 ил.Изобрете.ние относится к бионикеи вычислительной технике и можетбыть использовано в качестве элемен-та нейроноподобных сетей для модели 5рования биологических процессов, вустройствах обработки, анализа и распознавания образов, а также в качестве элемента параллельных вычислительных структур. 1 ОЦелью изобретения является упрощение устройства, а также расширение его функциональных возможностейза счет обеспечения переключения наразличные режимы функционирования. 15Устройство содержит и блоков изменения синаптических весов, первыеи вторые входы которых являются информационными входами устройства, атретьи входы являются установочнымивходами, сумматор, первые п входов кокоторого соединены соответственно свыходами и блоков изменения синаптических весов, первый регистр, выходкоторого соединен с п+1 входомсум" 25матора, первый элемент И, выход которого подключен к входу первого регистра, а первый вход соединен с вы"ходом сумматора, второй элемент И,первый вход которого подключен к вы Оходу сумматора, второй регистр, входкоторого соединен с выходом второго элемента И, логический блок, первый вход которого соединен с выходомвторого элемента И, а второй входподключен к выходу второго регистра,вторые входы первого и второго элементов И,. а также третий, четвертый, пятый и шестой входы логического блока являются управляющими вхо 4дами устройства, а выходы сумматоравторого элемента И, второго регистраи логического блока являются информационными выходами устройства,Для реализации устройства требуется п+1 сумматоров, и+2 регистров,и множительных устройств, два триггера шесть элементов И и один элемент ИЛИ, что существенно упрощаетего в сравнении с известным устройством,50Кроме того, введение первогорегистра, выход которого соединен с(и+1)-м входом сумматора, первогоэлемента И, выход которого соединенс входом первого регистра, первыйвход подключен к выходу сумматоравторого элемента И, первый вход которого соединен с выходом сумматора, второго регистра, вход которогосоединен с выходом второго элементаИ, логического блока, первый и второй входы которого подсоединены соответственно к выходу второго элемента И и выходу второго регистра,управляющих входов, подключенныхсоответственно к второму входу первого элемента И, второму входу второго элемента И, третьему, четвертому, пятому и шестому входам логического блока, а также информационных выходов, подключенных соответственно к выходам сумматора, второго элемента И, второго регистра илогического блока, позволяет осуществлять перестройку устройства длямоделирования нейрона на различныережимы функционирования. Так, призадании на пятом и шестом входахлогического блока соответственносигналов О и 1, являющихся кодомоперации, и при подаче на управляющие входы (соединенные с вторымивходами первого и второго элементовИ третьим и четвертым входами логического блока) соответствующих управляющих сигналов, на выходе логического блока реализуется функция которая является алгоритмом функционирования формального нейрона.При задании на пятом и шестом входах логического блока кода операции 1 и О и при подаче на указанные вьппе управляющие входы соответствующих управляющих сигналов на выходе логического блока реализуется функцияиааа, = щах 0, С ; х, 1, -9)4 с 1которая является алгоритмом функционирования градуального суммирующего нейрона.Задавая на пятом и шестом входах логического блока код операции О и О и подавая на указанные вьппе управляющие входы соответствующие управляющие сигналы, устройство настраивается на выполнение функции цифрового интегратора, реализующего формулу прямоугольников. При этом же коде, операции устройство путем задания, единичных значений синаптических ве 1479944Таким образом, указанные отличительные признаки позволяют реализовать все основные функции, выполняемые известным устройством (формальный нейрон, градуальный суммирующийнейрон, циАровой интегратор, сумматор, элемент памяти), и, кроме того,обеспечивают воэможность выполнения 40 операции скалярного произведениявекторов, что существенно расширяетфункциональные возможности и одновременно упрощает устройство. На Аиг,1 приведена структурная .схема устройства; на Аиг.2 - структурная схема блока изменения синаптических весов; на фиг.3 в .структурная схема ло.ического блока;на фиг.4 -временная диаграмма работы устройства в режиме градуального и формального нейронов; на фиг.5 - временнаядиаграмма работы устройства в режиме интегратора,Устройство содержит инАормационные входы 1, . ,1и 22,сов ;. ,., , настраиваетсяна выполнение Аункции сумматора входных сигналов хНаряду с этим устройство обеспечивает выполнение операции скалярного произведения векторов, .компонентами одного из которых являются значения синаптических весов ,п,а компонентами другого вектора являются значения входных сигналов, Приэтом на информационном выходе устройства, соединенном с выходом второ.го элемента И, Аормируются ш старших разрядов скалярного произведеиниях, У, а на инАорма 11,1 фс 1ционном выходе, подключенном к выходу сумматора, можно получить значение указанного произведения, пред 20ставленного 2 ш-разрядным двоичнымкодом, т,е. это произведение с удвоенной точностью, При необходимости ш старших разрядов скалярногопроизведения могут запоминаться вовтором регистре и выдаваться в требуемый момент временина инАормационный выход устройства, подключенныйк выходу этого регистра. Отмеченныеобстоятельства обеспечивают расширения Аункциональных возможностей устройства по сравнению с известнымустройством. п блоков 3,. 3изменения синаптических весов, установочные входы 44 , сумматор 5, первый элемент И 6, второй элемент И 7, первый регистр 8, второй регистр 9, логический блок 1 О, управляющие входы 11-16, информационные выходы 17-20. ИнАормационные входы 1,1 и 2 .2 подключены соответственно к первым входам блоков 33 изменения синаптических весов, третьи входы которых соединены соответственно с установочными входами 44 устройства. Выходы и блоков 3 3 изменения синаптических весов подключены к п входам сумматора 5, выход которого соединен с первыми входами первого элемента И б и второго элемента И 7. Выход первого элемента И 6 подсоединен к входу первого регистра 8, выход ко- торого соединен с п+1 входом сумматора 5. Выход второго элемента И 7 подключен к входу второго регистра 9 и к первому входу логического блока 10, второй вход которого соединен с выходом второго регистра 9. Вторые входы первого 6 и второго 7 элементов И, третий, четвертый, пятый и шестой входы логического блока являются управляющими входами 11-16 устройства, Выходы сумматора 5, второго элемента И 7, второго регистра 9 и логического блока 10 являются инАормационными выходами 17-20 устройства,Каждый 1-й, 3 = 1,п блок измене" ния синаптических весов содержитинформационные входы 1, 2, установочный вход 4, множительные элемент 21, выход 22, сумматор 23 и регистр 24.Логический блок содержит вход 25, который является первым входом этого блока и подключается к выходу второго элемента И 7, триггер 26, элемент И 27, вход 28, который является вторым входом логического блока и подсоединяется к выходу второго регистра 9, элемент И 29, триггер 30, элемент И 31, элемент И 32, элемент ИЛИ 33, выход 20 которого является выходом логического блока и устройства, входы 13-16 которого являются соответственно третьим, четвертым, пятым и шестым входами логического блока.Регистры 24блоков 3,3 изменения синаптических весов, а также первый 8 и второй 9 регистры выполнены в виде стандартных щ-разрядных сдвиговых регистров. Триггер 2 б логического блока 10 является стандартным КБ-триггером, а триггер 30 представляет собой стандартный тактируемый Э-триггер. В качестве множительного элемента 21 блоков 33 п изменения синаптических весов используется стандартный множительный элемент последовательно-параллельного действия.Устройство работает следующим образом.Перед началом работы и регистров множительных элементов 21, служа,щих для приема входных сигналов х х; , и и регистров 24, служащих для записи начальных и хранения текущих значений синаптических весов ;, , и блоков 33 изменения синаптических весов, а также первый регистр 8, второй регистр 9, триггеры 2 б и 30 логического блока 10 устанавливают в нулевое состояние. После этого осуществляют настройку устройства на требуемый режим функционирования. Для настройки устройства на режим функционирования градуального суммирующего нейрона необходимо на управляющий вход 15 подать единичный. потенциал, а на управляющий вход 16 - нулевой потенциал, Иными словами, на управляющие входы 15 и 16 подается код операции 10. Затем через установочные входы 4,4., в Регистры 24 блоков 3 .3 , изменения синаптических весов задают в виде щ-разрядных двоичных кодов начальные значения синаптических весова в регистр 24 блока 3 изменения синаптических весов задают требуемое щ-разрядное двоичное значение порога нейрона (9),. При этом в регистр множительного элемента 21 (предназначенный для приема входного сигнала) блока 3 изменения синаптических весов записывается щ-разрядное двоичное значение 1, которое там постоянно хранится. После этого устройство готово к приему щ-разрядных двоичных кодов входных сигналов х;, ,х;и сигналов приращений Ч ;, , Ч ;,. синаптических весов, которые могут поступать соответственнона информационные входы 1. 11.и 22 . устройства, Временная 5диаграмма работы устройства в расматриваемом режиме изображена нафиг.4, В течение первых щ тактовосуществляют прием щ-разрядных двоичных кодов входных сигналов х1, х ,и ЧЛ ; и одновременно выдачу щ-разрядного двоичного кода выходного сигнала Уьы 1-)(полученного на предыдущем 1-1 шаге) на информационном выходе 20 устройства. При этом в течение первыхщ тактов времени в блоках3,3изменения синаптическихвесов происходит суммирование (всумматорах 23) поступающих сигналов 20 приращений ч 1 1,1Ч ;,с хранящнмися в регистрах 24 значениямисинаптических весов , ,- 1-1, полученными на предыдущем 1-1 шаге, В результате в ре 25 50 55 30 35 40 45 гистрах 24 блоков 3,31 изменения синаптических весов в данномшаге формируются текущие значения синаптических весов у, у, Р:гй,1 )"ЦИУ 1--1 О ,Л-В течение последующих 2 щ тактов времени в блоках 3,3 изменения синаптических весов происходит умножение (в множительных элементах 21, см, Фиг,2) поступивших входных сигналов х, . х 1., натекущие значения синаптических веу ьвеличиныпорога (-0) на 1, и затем пблученные 2 щ-разрядные произведения суммируются в сумматоре 5. Иными словами, в течение указанных 2 щ тактов времени на выходе сумматора 5 формируется 2 щ-разрядный двом ичный код числа Р=,) х у .-9,Как видно из временной диаграммы(Фиг,4), под действием управляющихсигналов Г (поступающих через управляющий вход 12) на второй входвторого элемента И 7, старшие разряды числа Р записываются во второйрегистр 9. При этом в момент поступления самого старшего (знакового)разряда числа Р; на управляющийвход 14 подается управляющий сигналГ 4 (Фиг,4),под действием которого д триггер 30 (фиг.3) логическо1479944 Р; = х;.", Я- тах 0; Р;,где х1,) го блока 10 записывается значение знакового разряда числа Р . Таким1 образом, триггер 30 логического блока 10 под действием управляющего сигнала Г, переходит в состояние если число Р, с О, и состояние 0, есличисло РО. Если число Р 1 ( 01 (т.е. триггер 30 находится в единичном состоянии), то элемент И 27 (фиг,3) будет закрыт и, следовательно, в течение ш последующих тактов времени на информационном вы.ходе 20 устройства (фиг,1) будет сформирован выходной сигнал Увы, = О. Если Р, = 0 (т.етриггер 30 находится в нулевом состоянии), то элемент И 27 будет открыт и на выходе 20 в течение ш следующих так- тОВ пОЯВится число У вшу Р 0выу.Если Р;0 (т, е. триггер 30 находится в нулевом состоянии), то элемент И 29 будет открыт и через него (посредством входа 28, подключенного к выходу второго регистра 9, фиг.1 и 3) в течение ш тактов времени на выход 20 поступит число Увыу,1 = Р, Одновременно с выдачей числа У ,; в течение этих же тактов времени на входы 11 яи 2112 иустройства поступают новые значения входных сигналов и приращений синаптических весов и весь процесс обработки информации повторяется. Таким образом, в каждом шаге при данном режиме работы устройство реализует функцию значения входных сигналов, поступающих в -мшаге на 1-й вход устройства;синаптический вес 3-говхода;- порог нейрона;Р; - мембранный потенциал нейрона;У - выходной сигнал нейрона,которая является алгоритмом функционирования градуального суммирующегонейрона,Настройка устройства на режимфункционирования формального нейрона осуществляется так же, как и впредыдущем случае, только теперь науправляющий вход 15 подается нулевойпотенциал, а на управляющий вход16 - единичный потенциал, Иными словами, коц операции для этого режимабудет 01. Временная диаграмма работы устройства такая же, как и в предыдущем случае (фиг,4). В течениепервых ш тактов времени осуществляется прием входных сигналов х(,(,-элементов 21), формирование текущихзначений синаптических весов;, ; д, (в регистрах 24) ивыдача выходного сигнала У вых (1-11(на выходе 20), полученного на предыдущем -1 шаге. При этом в ш тактевремени на каждом ш шаге под действием управляющего сигнала Е,э происходит сброс триггера 26 в О, В течение следующих 2 ш тактов времениво втором регистре 9 формируются ш25Пстарших разрядов числа Р= , х1,- 0 . При этом, если Р ) 0 (т,е,среди шзначащих разрядов числа Р1имеется хоть одна 1, а знаковыйш разряд равен О), то триггер 26 будет находиться в единичном состоянии,а триггер 30 - в нулевом. Выходныесигналы триггеров 26 и 30 открываютэлементы И 31 и 32 (фиг,1 и 3), и35 на выходе 20 устройства в течениепоследующих тактов времени сформируется единичный Ув ; = 1 сигнал.Если Р; = О, то триггер 26 будетнаходиться в нулевом состоянии и40 закроет элемент И 32, если Р; с О,то триггер 30 перейдет в единичноесостояние и закроет элемент И 31,т,е, при Р с 0 на выходе 20 устройства в течение ш последующих так 45 тов времени будет сформирован нулевой сигнал У , = О. В следующемд+1 шаге описанная процедура обработки информации полностью повторяется.Таким образом, при описанном режиме50 работы.в каждом .1 шаге устройствореализует функцию 55,что соответствует алгоритму формального нейрона,Из приведенного выше описания 1работы устройства видно, что при его55 дункционировании в режимах градуального (динамического) или Аормального нейронов, входные сигналых х , могут поступать навходы 1 .1 1 только с интервалом не менее 2 щ тактов (где щ -разрядность двоичных чисел х,1,. . . , х, , ) ( Аи г , 4 ) , Отмеченное обстоя тельс тв о поз воля е т естественнымобразом моделировать период р ефрактерности нервной клетки, При этом,меняя разрядность щ, оказываетсявозможным менять и период рефрактер"ности,Операцию скалярного произведения векторов можно реализовать, если,в качестве компонента одного вектора взять значения синаптических векомпонент другого вектора - входныесигналы х; х, При этом науправляющие входы 15 и 16 подаютсянулевые потенциалы (т,е. код операции 00), при которых логическийблок 1 О отключается(см.Аиг.З). Тогдав течение 2 щ тактов времени (следующих после первых щ тактов, в течение которых осуществляется приемкомпонент х.,х,второговектора) на выходе сумматора 5 Аормируется 2 щ разрядный код числа- йх У , являющегося скалярным1 У 11=1произведением исходных векторов хи 1, которое поступает на информационный, выход 17 устройства, Если на управляющий вход 12 поступаютуправляющие сигналы Г 1 в соответсгвии с временной диаграммой, представленной на Фиг.4, то на информационном выходе 18 устройства будетАормироваться только щ старших разрядов полученного скалярного произведения, Эти же щ старших разрядовскалярного произведения записываются на второй регистр 9, где в случае необходимости они могут храниться и в требуемые моменты временивыдаваться на информационном выходе19 устройства, Возможность получения и выдачи скалярного произведе-ния в виде 2 щ-разрядного и щ-разрядного двоичного кода позволяетреализовать указанную операцию с требуемой точностью.При настройке устройства на режим работы цифрового интегратора,5 10 15 20 25 30 35 40 45 50 работающего по Аормуле прямоугольников, используется только один 1 блок изменения синаптических весов, а на управляющие входы 15 и 16 подается код операции ОО, при котором логический блок 10 отключается, Перед началом работы в регистр 24блока изменения синаптических весов 31 записывается начальное значение подынтегральной Аункции У 1 . Временная диаграмма работы устройства в режиме цифрового интегратора представлена на фиг.5. В течение первых щ тактов времени на вход 1 постугает значение незави 1симой переменной Ьс, которое записывается в регистр множительного элемента 21, на вход 2; - значение приращения подынтегральной. функции ЧУ, , которое суммируется в сумматоре 23 с начальным значением подьнтегральной Аункции Уи полученО,1ное текущее значение этой функции= У.1.1, + ЬУ;1 записывается в регистр 24, а на выходе 18 устройства Аормируется приращение интеграла 1; 1 , полученное на предыдущем шаге, В течение следующих 2 щ тактов времени на выходе сумматора 5 Аормируется 2 щ-разрядное значение приращения интеграла ЧР;= ЬГ(У;,; + + ЧУ, . При этом под действием уйравляющих сигналов Г 1 и Г (Аиг.5) младших щ разрядов величины 7 Р, записываются в первый регистр 8, который является регистром остатка, а старшие щ разрядов укаэанной величины поступают на инАормационный выход 18 или записываются во второй регистр 9, из которого они могут быть считаны на информационный выход 19 устройства в любой требуемый момент времени, При поступлении новых значений входных сигналов описанная выше процедура полностью повторяется,Наряду с описанными режимами функционирования устройство может выполнять Аункции сумматора входных сигналов х, х;, для чего достаточно задать все значения синаптических весов У ,.;равными единице и исйользовать инАормационный выход 17 устройства (см.фиг.1). Преимущества устройства заключаются в значительном упрощении при од-,- новременном расширении его Функциональных возможностей, поскольку для1114 реализации устройства требуется более чем в 2 раза меньшее число сумматоров и регистров, в п раз меньшее число квантователей, на 5 сокращается число множительных элементов, что упрощает его в соавнениис известным устройством на 30-807. в зависимости от величины и. При этом данное устройство позволяет не только реализовать все функции известного устройства, но и существенно их расширить, включив в их число весьма распространенную операцию скалярного произведения векторов с заданной, точностью. формула и з о б р е т е н и я Устройство для моделирования нейрона, содержащее и блоков изменения синаптических весов, первые и вторые входы которых являются информационными входами устройства, а79944 12 третьи - установочными, сумматор,первые и входов которого соединенысоответственно с выходами и блоков5изменения синаптических весов о т 9л и ч а ю щ е е с я темчто, с целью упрощения устройства и расширения функциональных возможностейза счет обеспечения переключенияна различные режимы работы, оно оснащено первым и вторым регистрами,первым и вторым элементами И и логическим блоком, при этом выход первого регистра соединен с (и+1) входом сумматора, а вход - через первыйвход первого элемента И подключенк выходу сумматора, связанному черезпервый вход второго элемента И свходом второго регистра и первым входом логического блока, к второмувходу последнего подсоединен выходвторого регистра,одписно ри ГКНТ С н а Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 1 О 544/47 Тираж 669 Государственного комите113035, Москва по изобреЖ, Рауш и открыти б., д. 4/