Арифметическое устройство для вычисления коэффициентов фурье

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 9) (И 88893 б 4 С 06 Р 15/33 с Ъ ТЕНИЯ расе ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относитсявычислительной техники и мо во, СССР2, 1985.ССР1976.СТВО ДЛЯУРЬЕк областижет быть использовано в системах цифровой обработки сигналов в реальном масштабевремени. Цель изобретения - расширение функциональных воэможностей засчет выполнения фильтрации и раэде 1 ления спектров. Поставленная цельдостигается за счет того, что устрой"ство содержит сдвигатели 1,2, умножители 3-6, регистры 7,8, мультиплексоры 9-12, регистры 13-16, сумматоры 17, 18, выходные регистры 19,20, блок управления сдвигом 23 иблок синхронизации 26, 1 з.п.ф-лы,7 ил.Изобретение относится к вычислиТельной технике и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени.Цель изобретения - расширение Функциональных возможностей устройства за счет выполнения фильтрации и разделения спектров.На фиг, 1 представлена блок-схема Устройства; на фиг, 2 - схема блока синхронизации;ца фиг. 3-5 - временные Диаграммы работы блока синхронизации выполнения команд БПФ разделения спектров и умножения комплексных мас сивов; на фиг. б - временная диаграм" ча работы устройства; на фиг. 7 блок-схема блока управления сдвигом.Устройство содержит сдвигатель 1 вещественной части числа, сдвигатель 2 мнимой части числа, умножители 3-6, промежуточные регистры 7 и 8, мультиплексоры 9-12 промежуточные регистры 13-16, сумматоры 17 н 18, выходные регистры 19 и 20, выходы 21 и 22 устройства, блок 23 управления сдвигом, входы 24 и 25 вещественной и мнимой частей весового коэффициента и блок 26 синхронизации.Блок 26 синхронизации имеет вход 27 запуска, входы 28- 31 задания режима, двенадцать выходов 32-43 и содержит генератор 44 тактовых импульсов, распределитель 45 импульсов, четыре элемента 2 И-ИЛИ 46-49 шесть эле 935 ментов И 50-55, три КБ-триггера 56- 58, два Э-триггера 59 и 60 и элемент ИЛИ 61.Блок управления сдвигом (фиг,7) содержит выход 62, преобразователи 4 О 63 и 64 дополнительного кода в прямой узел 65 постоянной памяти, элемент ИЛИ 66, а также регистры 67 и 68.Устройство работает следующим образом. 45С приходом сигнала "Пуск" распределитель 45 формирует из двадцати двух тактовых импульсов последовательность. В соответствии с установленной ца одном из входов 28-30 ко 50 мандой блок синхронизации вырабатывает управляющие сигналы 32-43 соглас но временным диаграммам (фи г. 3-5 соответственно).Устройство реализует алгоритм БПФ55 в соответствии с выражениями:А =.А, + В,У;, (1)В;=-А, - Б И; (2) где А и В - комплексные числа.Для перемножения двух комплексных чисел В И; необходимо выполнить четыре операции умножения, одно сложение и одно вычитание:Ке ГВМД =КеВКейВ. 1 Ы; (3) 1 В, 4;3 =1 В. Ке Ы; +Ке В; 1 М (4)Приведенный алгоритм в предлагаемом устройстве выполняется следующим образом.Подлежащие обработке комплексные операнды А и Й а также значения весовых коэффициентов поступают на входы устройства. Вцачале иэ ОЗУ считывается операнц В, и через сдвига- тели 1 и 2 реальная часть записывается в умножители 3 и 6, а мнимая часть - в умножители 4 и 5. На сдвигателях осуществляется по сигналу 60 иэ блока 23 сдвиг операндов на один разряд или на два разряда вправо или передача операндов беэ сдвига. Значения весовых коэффициентов поступают на соответствующие входы умножителей 3-6 (на входы множителя), Второй опе" ранд А, записывается в регистры 7 и 8 (реальная и мнимая части соответственно), также пройдя через сдвигатели 1 и 2.На выходах блоков умножения формируются одновременно четыре произведения КеВ, Ке И, 1,В 14, 1,Б Ке Ы, КеВ,ф 1 Й которые через входы мультиплексоров 9-12 записываются в промежуточные регистры 13-16. Введение в устройство промежуточных регистров 13-16 позволяет выполнение операций умножения и сложения совместить во времени,т.е, результаты умножения операндов В; и И суммируются согласно алгоритму, а новые операнды В и У,перемножаются в умно" жителях. После выполнения первого суммирования на выходах сумматорови 18 формируются суммы согласно выражениям (3) и (4), которые записываются в регистры 14 и 16 через входы мультиплексоров 10 и 12, через первые входы мультиплексоров 9 и 11 содержимое регистров 7 и 8 (второй операнд) переписывается в регистры 13 и 15.После выполнения операции вычитания на выходе сумматоров 17 н 18 формируются суммы:Ке В=КеА, - (Ке В, КеЫ,В, 1,И); (5) 1, В;, =1 А;-(1 В; Кем; +КеВ; 1,Я,),(6) которые соответствуют операнду результата В, . С выходов сумматоров3 1388817 и 18 они записываются в регистры 19 и 20, а затем в ОЗУ, После выполнения третьего цикла суммирования на выходах сумматоров 17 и 18 формируют 5 ся суммы:КеА =КеА+(КеВ КеИВ;1 У,);(7) 1 А:, =1 А, +(1 В; КеИ; +КеВ 1 У),(8)которые соответствуют операнду результата А . С выходов сумматоров 17 и 10418 они записываются в регистры 19 и20, а затем в ОЗУ.На временной диаграмме (фиг.6) показано взаимодействие устройств поэтапам вычислений:1 этап - считывание из ОЗУ операндов Ви У, в умножители3-6;11 этап - считывание операндов Ав регистры 7 и 8, начало 20умножения операндов В, У ;111 этап - считывание операндов В;(2) и И(2), завершениеумножения и перепись результатов умножения в ре.гистры 13-16;17 этап - считывание операнда А(2)в регистры 7 и 8, началоумножения операндов В,(2)ф И(2), обработка операндов в сумматорах согласновыражениям (3) в (6),Ч этап - считывание операндов В(3) и Ы,(3), заверщениеумножения и перепись Реэультатов умножения в ре.гистры 13-16, обработкаоперандов в сумматорахсогласно выражениям (7)и (8), запись результатов 40базовой операции в ОЗУи т.д,Таким образом, начиная с 1 этапасчитывание операндов из ОЗУ, умножение операндов, суммирование и запись 45результатов в, ОЗУ производятся одновременно, Это позволяет обеспечитьвысокое быстродействие устройства.Устройство позволяет выполнять вычисление коэффициентов Фурье действительных массивов чисел. При обработке действительных массивов необходимо:1) произнести упаковку (преобразование) входного массива, заключающуюся в том, что нечетные отсчеты записываются в действительную часть комплексного числа, а четные - в мнимуючасть комплексного числа, 93 2) произвести вычисление коэффициентов фурье от массива .размером Х;3) произвести разделение спектров по следующему алгоритму:А(1)+А (И-Ч) (9)в =гА-А (И)в(м-з) = - - --- )2где А(3) и А(Я)- исходные комплексные числа;- знак комплексного(10) КеВ(М) КеА(1)-КеА(И) (11) 1,В(И)1,А(1)+1,А(И). (12),Эти значения переписываются в выходные регистры 19 н 20, а затем записываются в ОЗУ. сопряженного числа;В(1) и В(И) - комплексные числарезультата операции,4) произвести объединение массивов по алгоритму выражений (1) и (2).Таким образом, для обработки действительных массивов необходимо произвести вычисление по формулам (9)и (10). При выполнении этой операцииустройство работает следующим образом.На входы весового коэффициентапостоянно поступают следующие значения: КеИ=1, 1 У; =О, с тем, чтобыорганизовать передачу первого операнда через умножители без введениядополнительных связей в устройство.Первый операнд АЦ ) считываетсяиз ОЗУ, и через сдвигатели 1 н 2 реальная часть поступает в умножители3 и 6, а мнимая - в умножители 4 и 5,Второй операнд А(И) через сдвигатели 1 и 2 записывается в промежуточные регистры 7 и 8. После выполненияумножения на выходах умножителя 3будет КеАЦ ), а на выходе умножителя5 - 1 А(3). Затем выполняется перепись содержимого регистров 7 и 8 врегистры 13 и 15 через мультиплексоры 9 и 11 соответственно. Результаты умножения с выходов умножителей 3 и 5 переписываются через муль"типлексоры 10 и 12 в регистры 14 и16 соответственно. Результаты алгебраического суммирования с выходовсумматоров 17 и 18 записываются ввыходные регистры 19 н 20, а затем вОЗУ. При втором цикле алгебраическогосуммирования на выходах сумматоров17 и 18 образуются суммы:Таким образом, дополнительная опеРация, необходимая для обработки действительных массивов, выполняется натом же самом оборудовании, что и баЗовая операция БПФ. Операция умножения комплексных массивов выполняетсяпри получении команды на входе 30.Преобразование операндов осуществляЕтся в соответствии с выражениями(3) и (4). Управляющие сигналы вырабатываются в соответствии с временной диаграммой на фиг.5, По сигналу32 на входы умножителей записываются.Входные операнды (первый операнд -через сдвигатели, а второй - по вхоДу И). Результаты перемножения через входы мультиплексоров 9-12 (посигналам 34 и 35 управления) перепи"сываются в .регистры 13-16 (36 и 37).Ва сумматоре 17 формируегся разностьоперандов (38), а на сумматоре 18умма (39). Результаты операции за"вписываются в регистры 19 и 20 - дейСтвительная и мнимая части соответственно (сигнал 40).Все операции в устройстве выполняЮтся над операндами, представленнымиВ дополнительном коде с фиксированной запятой.Для исключения переполнения и по"Вышения точности вычислений в устройстве используется условное масштабирование, при котором на каждой ите"ации производится оценка величиныодуля комплексных операндов на вы 1 оде арифметического блока, ЕслиХотя бы один операнд имеет модуЛьбольше или равный 0,5, то на следуюцей итерации производится сдвиг входных операндов на один разряд вправо.Если все операнды имеют модули меньше 0,25, то производится сдвиг всехвходных операндов на следующей итерации на один разряд влево, Если.всеоперанды имеют модули меньше 0,5,но имеется хотя бы один операнд, модуль которого больше или равен 0,25,то выходные операнды поступают на выход арифметического блока без сдвига.При выполнении этих условий обеспе. чивается выполнение вычислений беэпереполнения разрядной сетки.Блок управления сдвигом (фиг.7).работает следующим образом,На входы преобразователей 63 и 64поступают старшие 5 разрядов вещественной и мнимой частей результатоввычислений. С помощью преобразова 88893 6 телей 63 и 64, производится преобра 10 больше или равен 0,25, но меньше 0,5, записан код "1" ,а по остальным25 адресам записан код 0". 15 20 30 35 40 50 55 зование их в прямой код (для сокращения объема ПЗУ). С выхода преобра" эователей старшие разряды мантиссыдействительной н мнимой частей, имеющие вес 0,5, заводятся непосредственно на входы; элемента ИЛИ 66, выходкоторого поступает на вход старшегоразряда регистра 67. Остальные четыре разряда преобразователей 63 и 64 заведены на адресные входы блока ПЗУ. В первый разряд блока 65 по адресам которые соответствуют кодам мантисс действительной и мнимой частей числа, у которых модуль больше или равен 0,5 записан код "1", а по остальным адресам запи" сан код "0". Первый разряд ПЗУ заведен на третий вход элемента ИЛИ. Во второй разряд блока ПЗУ по соответствующим адресам, при которых модуль В третий разряд блока ПЗУ по соответствующим адресам, при которых модуль комплексного числа меньше 0,25,записан код "1", а по остальным адресам записан код "0". С выхода ПЗУвторой и третий разряды заведены навход регистра 67, причем регистр 67построен так, что в случае установки в единичное состояние старшегоразряда происходит установка в нулевое состояние всех младших по отношению. к нему разрядов.Таким образом, во время текущей итерации в регистр по сигналу 41 могут быть установлены следующие кодыф 1000 или 010, или 001. По окончании итерации по сигналу 42 содержимое регистра 67 переписывается в регистр 68 и затеи регистр 67 обнуляется по сигналу 43. Регистр 68 управляет сдвигателями 1 и 2. Формула изобретения 1. Арифметическое устройство длявычисления коэффициентов Фурье, содержащее два сдвигателя, четыре умножителя, шесть регистров, два выходных регистра, два сумматора, блокуправления сдвигом и блок синхронизации, причем выход первого сдвигателя подключен к первым входам первого и второго умножителей и информационному входу первого регистра,выход второго сдвигателя подключен к первым входам третьего и четвертого умНожителей и информационному входу второго регистра 9 вторые входы первого и четвертого умножителей соединены между собой и являются входом задания реальной части коэффициента устройства, входом задания мнимой части коэффициента которого являются 10соединенные между собой вторые входы второго и третьего умножителей, вы-ходы первого и второго сумматоров подключены к информационным входам соответственно первого и второго вы кодных регистров, вьмоды которьм являются выходами соответственно реальной и мнимой частей результата устройства и подключены соответственно к первому и второму входам блока 20 управления сдвигом, выход которого подключен к управляющим входам пер- вого и второго сдвигателей, информационные входы которых являются входами соответственно реальной и мни мой частей операнда устройства, первый выход блока синхронизации подключен к входам синхронизации первого, второго, третьего и четвертого умножителей, вход запуска устройства под ключен к входу запуска блока синхро-, низации, второй выход блока синхронизации подключен к тактовым входам первого и второго регистров, третий выход блока синхронизации подключен к тактовому входу третьего регистра, четвертый выход блока синхронизации подключен к тактовым входам четвертого и пятого регистров, пятый выход блока Синхронизации подключен к так" 40 товому входу шестого регистра и входу синхронизации первого сумматора 9 шестой, выход блока синхронизации под-. ключен к входу синхронизаций второго сумматора, седьмой выход блока син хронизации подключен к тактовым входам первого и второго регистров,восьмой,девятый и десятый выходы блока синхронизации подключены соответствен-, но к третьему, четвертому и,пятому входам блока управления сдвигом, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения Фильтрации и разделения спектров в него 55 введены четыре мультиплексора, при этом выход первого умножителя подключен к первым информационным входам первого и второго мультиплексоров выходы которьм подключены к информационным.входам соответственно третьего и четвертого регистров, выходы которых подключены соответственно к первому и второму входам первого сумматора, выход которого подключен к второму информационному входу второго мультиплексора, третий информационный вход которого подключен к выходу третьего умножителя, выход четвертого умножителя подключен к первым информационным входам третьего и четвертого мультиплексоров, выходы которых подключены к информационным входам соответственно шестого и пятого регистров, выходы которых подклю- . чены соответственно к первому и .второму входам второго сумматора, выход которого подключен к второму информационному входу четвертого мультиплексора, третий информационный вход которого подключен к выходу второго у умножителя,а выходы первого и второго регистров подключены к вторым информационным входам соответственно первого и третьего мультиплексоров, десятый выход блока синхронизации подключен к управляющим входам первого и третьего мультиплексоров и первым управляющим входам второго и четвертого мультиплексоров, вторые управляющие входы которых подключены к двенадцатому выходу блока синхронизации, первый, второй и третий входы задания режима которого подключены соответственно к входам задания режима с первого по третий устройства.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок .управления сдвигом содержит элемент ИЛИ два регистра, узел постоянной памяти и два преобразователя дополнительного кода в прямой, выходы старших разря; дов которых подключены соответственно к первому и второму входам элемента ИЛИ, выход которого подключен к первому информационному входу первО- го регистра, выход которого подключен к информационному входу второго регистра, выход которого является вы" ходом блока управления сдвигом, первым и вторым входами которого являются входы соответственно первого и второго преобразователей дополнительного кода в прямой, выходы которых подключены соответственно к первому и второму адресным входам узла постоянной памяти, выход которого подключен к тре 1388893 11тьему входу элемента ИЛИ и второмуинформационному входу первого регистра, тактовый вход которого является третьим входом блока управления сдвигом, четвертым и пятым входамикоторого являются соответственно тактовый вход второго регистра и входобнуления первого регистра.