Устройство для обмена двухмашинного вычислительного комплекса

ия Заявите 5) УСТРОЙСТВО ДЛЯ ОБИЕНА ДВУХИАШИННОГ %ЧИСЛИТЕЛЬНОГО КОМПЛЕКСА ресов, с регистром состояния, с буферным регистром, с выходным блоком согласования и с вторым блоком синхронизации и управления микрооперациями, который соединен с шифратором команд, счетчиком слогов, с генератором импульсов, с имитатором кодов номеров зон, с буферным регистром, который подключен к входному блоку согласования 1 1Недостатком этих устройств является необходимость применения быст-. родействующего аппарата обработки прерываний и ответвление программы от хода решения основных задач для обработки внешнего прерывания, что приводит к уменьшению производительности вычислительного комплекса ипособности кв снижению пропускнои снала.Наиболее близким кпо технической сущносустройство для сопряждержащее два буферных предлагаемому и являетея ния ЭВИ, со" регистра, блокИзобретение относится к вычисли"тельной технике, в частности к устройствам сопряжения, и может бытьиспользовано при объединении в вычи"слительную систему двух цифровыхвычислительных машин, работающих в зреальном масштабе времени, через интерфейсы ввода-вывода,Известны устройства для сопряжения цифровых вычислительных машин,содержащие блоки синхронизации и уп- вравления микрооперациями, блок фор"мирования сигналов прерывания, дешифратор команд, блок дешифрации исравнения адресов, регистр. состояния, буферный регистр, выходной ивхоДной блоки согласования, шифраторкоманд, счетчик слогов, генераторимпульсов, имитатор кодов номеровзон причем первый блок синхрониэа 9го, ции и управления микрооперациями соединен с блоком формирования сигналовпрерывания, с дешифратором команд,с блоком дешифрации и сравнения ад991403 Филиал ППП "Па г. Ужгород, ул 1 оектн ВНИИПИ Заказ 134/Тираж 704 Подписное3 9911 управления обменом, блок подсчета времени, регистр словосостояния и два блока выдачи инФормации, причем соответствующие входы и выходы блока управления обмена являются управляющими входами и выходами устройства, а группа выходов подключена к управ" ляющим входам регистра словосостояния, блоков выдачи и буферных регистров, информационные входы и вы О ходы которых являются информационными входами и выходами устройства2 3.Недостаток этого устройства состоит в низкой производительности.Целью изобретения является повышение производительности вычислительного комплекса путем выполнения операций по аппаратурной обработке информации без участия в ходе обмена самих процессоров. 20Поставленная цель дос;игается тем, что в устройство, содержащее регистр приема информации, вход которого является информационным входом устройства, контроллер обмена, вход-выход которого является входом- выходом устройства, а первый и второй выходы подключены соответственно к первым входам регистра базы обмейа ирегистра выдачи информации, выход ко- З 0 торого является информационны выходом устройства, введены дешифратор команд, регистр текущего адреса, триггер блокировки, триггер запроса и два элемента И, причем первый выход регистра приема информации подключен к35 , первым входам контроллера обмена, дешифратора команд и регистра текущего адреса, выход и второй и третий входы которого соединены соответственно40 с адресным выходом устройства и выходом регистра базы обмена и третьимвыходом контроллера обмена, четвертым выходом соединенного с вторымивходами регистра выдачи информации и регистра базы обмена, а вторым и45 третьим входами и пятым-восьмым выходами - соответственно с вторым входом регистра приема информации, первым выходом триггера блокировки, вторым входом дешифратора команд и первыми входами триггера запроса, первого элемента И и триггера блокировки, второй выход и вход которого подключены соответственно к первому входу второгоэлемента И и выходу первого элемента И, вторые входы которых соединены соответственно с первым и вторым выходами триггера запроса, вторым входом 03ф соединенного с первым выходом дешифратора команд, второй выход которого подключен к третьему входу регистра выдачи информации, четвертым входом соединенного с выходом второго элемента И и четвертым входом регистра текущего адреса. Контроллер обмена содержит коммутатор интерфейсных шин, вход-выход и выход. которого являются соответственно входом-выходом и четвертым вы ходом контроллера, блок формирования микрокоманд, первая группа выходов которого соединена с пятым, седьмым, восьмым и вторым выходами контроллера, счетчик модификации числа слов, выход которого является шестым выходом контроллера, блок приоритета, первые вход и выход которого являются соответственно третьим входом и первым выходом контроллера дешифратор команд и блок элементов И, информационные входы которых соединены с первым входом контроллера, и блок дешифрации команд обращения к памяти,причем первый, второй и третий входысчетчика модификации числа слов соединены соответственно с первым входом и первым. и вторым выходами блокаформирования команд, второй входи вторая группа выходов которогоподключены соответственно к второмувходу контроллера, второму входу игруппе входов блока приоритета, а третьи вход и выход - соответственно к выходу и управляющему входу дешифратора команд, группа выходов ко. торого соединена с группой входовсчетчика модификации числа слов,первым входом подключенного к выхо"ду коммутатора интерфейсных шин, входкоторого соединен с выходами блокаэлементов И и блока приоритета, второй выход и третий вход которого подключены соответственно к первым входу и выходу блока дешифрации командобращения к памяти, второй и третийвыходы которого соединены соответственно с третьим выходом контроллера и управляющим входом блока элементов И,Блок Формирования микрокоманд содержит адресный регистр, два сдвиговых регистра, дешифратор и коммутатор,причем вход, выход и группа выходовадресного регистра соединены соответ .ственно с первым входом блока и первым и вторым входами первого сдвиго"вого регистра и группой входов дешиф5 99.1 4ратора, первый вход которого соединен с третьим входом первого сдвигового регистра; группа выходов которого подключена к второй группе входов коммутатора, а выход - к первомувходу второго сдвигового регистра,второй и третий входы, выход и группа выходов которого соединены соответственно с вторым и третьим входами блока, вторым выходом блока и 10третьей группой, входов коммутатора,первый, второй выходы и две группывыходов которого являются соответственно первым и третьим выходами блока и первой, и второй группами выхо-. 15дов флока,На фиг, 1 представлена блок-схема устройства, на фиг, 2-7 - функциональные схемы контроллера обмена, коммутатора интерфейсных шин, дешифратора служебных сигналов блока формирования микрокоманд, блока приоритета и блока дешифрации команд обра"щения к памяти,Устройство (Фиг, 1) подключено 25к процессору 1 и запоминающему устройству (ЗУ) 2 и содержит контроллер3 обмена, регистр 4 памяти информации, регистр 5 выдачи информации, де"шифратор б служебных сигналов, регистр зв7 базы, обмена, регистр 8 текущего адреса, триггер 9 запроса, триггер 10блокировки, элементы И 11 и 12, магистраль 13 адресов, магистраль 14данных, магистраль 15 данных обме"на, магистраль 17 адресов и данныхконтроллера обмена, шину 8 признакаконца слова, шины 19-25 управленияконтроллера обмена, шину 26 блокиров"ки, шйны 27 информационного входа ишины 28 информационного выхода устройства,В состав контроллера 3 обмена(Фиг. 2) входит коммутатор 29 интерфейсных шин, предназначенных для сопряжения двунаправленной магистрали14 данных с внутренней магистралью 30данных контроллера и магистралью 17адресов и данных, блок 31 формирования микрокоманд, счетчик 32 модификации числа слов, обеспечивающий отсчеттребуемого числа слов и сеанс обмена, дешифратор 33 команд, блок И элементов 34, блок 35 приоритета, обеспечивающий выполнение режимов непо 55средственного доступа (НД) к запоминающему устройству 2 как со стороныпроцессора 1, так и со стороны самого канала обмена, а также разрешаю 03 6щий кснфликтные ситуации при одно-.временном. запросе на обмен со стороны двух процессоров, и блок 3 б дешифрации команд обращения и памяти.Процессор 1 (Фиг, 3) содержит, например, операционное устройство 37,устройство 38 управления, блок 39синхронизации, двунаправленные элементы И 40 магистрали 14 данных,однонаправленные элементы И 41, магистрали 13 адресов, элемент ИЛИ 42.Структурная операционного устройства37, устройства 38 управления и блока39 синхронизации выполнена по классической схеме процессоров и отличается только лишь формированиемсигнала "Останов" блока 39 по сигналу нРаэрешение НД к ЗУ"..Коммутатор 29 интерфейсных шинсостоит фиг. 3) из однонаправленныхэлементов И 43,и двунаправленных элементов .И 44, причем однонайравленныеэлементы И 43 предназначены дпя передачи управляющих сигналов, а двунаправленные элементы 44 И - дпя передачи адресов ы данных,1Дешифратор 6 служебных сигналовпредназначен для формирования сигналов "Запрос связи" и "Асинхронный ответ" (фиг. 4) и включает собственнодешифратор 45 Командного слова, эле-.мент 46 И, требуемый для Формирования сигнала ".Запрос ввязи"; которыйпоступает на, второй вход триггера 9эвпроса, и элемент И 47 Формирующий сигнал "Асинхронный ответ", поступающий на третий вход регистра 5выдаци информации, Выдача сигналовс элементов И 4 б и 47 осуществляетсяпри наличии разрешающего потенциалана шине 19.Блок 3 Формирования микрокоманд(фиг, 5) содержит адресный регистр48, дешифратор 49, первый сдвиговыйрегистр 50, второй сдвиговый регистр51, группы и коммутатор 52. По магист"рали 17 на. адресный регистр 48 поступает информация о режиме программного обмена с процессором 1,. Эта инФормация 52 в зависимости от сигналов еа группе выходов первого сдвигового регистра 50, определяющеговременную диаграмму программного обмена канала связи с процессором 1,поступает на коммутатор. 52на выходе которого формируются микрокомандыи команды управления, Второй сдвиговыйрегистр 51 осуществляет выдачу синх росигналов управления на счетчик 32, на дешиФратор 33 и блок 35.Блок 35 приоритета (фиг, 6)включает программно настраиваемый триггер 53 приоритета, триггер 54 запуска обмена, триггер 55 НД,двухраэрядный регистр 56 направлений обмена, дешифратор 57 состояний регистра 56 направлений обмена и элементы И 58-60.Программно настраиваемый триггер 1053 обеспечивает разрешение конфликтной ситуации при одновременном запросе на обмен со стороны двух процессоров путем блокировки сигналас шины 18 признака конца слова на 15элементе И 58, Доступ к триггеру 53 программный только со стороны "сво"его" процессора через блок 31,.Двухразрядный регистр 56 обеспечивает организацию обмена в нужном нвправлении путем дешифра и его состояния на дешифраторе 57 с учетомсостояния триггера 53 и выдачу управляющего сигнала по шине 22. Двухразрядный регистр 56 программно доступен для своего процессора 1 и аппаратно доступен для внешнего процессора через второй сдвиговый регистр51 блока, Триггер 55 НД обеспечиваетвыдачу в процессор 1 по магистрали З 030 сигнала "Запрос НД к ЗУ" и черезэлемент И 59 обеспечивает запуск блока 36 при поступлении из процессора1 сигнала "Разрешение НД к ЗУ", Элемент М 60 обеспечивает программныйсъем состояния триггера 10 по сигна"лу, поступающему с коммутатора 52,Блок 36 дешифрации команд обращения к памяти (фиг, 7) включает регистр 61 сдвига и дешифратор 62 микрокоманд, Управление блоком осуществляется сигналами, поступающими изблока 35Устройство работает следующим образом, 45Устройство-инициатор обмена выдает в последовательном коде командное слово "Запрос", которое по шине27 поступает в регистр 4 и инициирует запрос на начало обмена со сторо"ны внешнего процессора. После окн"50чания приема командного слова и выработки сигнала на шине 18 из регистра 4 информация по магистрали 15 поступает в контроллер 3, на регистр , 8 и дешифратор 6. В контроЛлере 3 и 55 дешифраторе 6 дешифрируется и анали,зируется состояние определвнных разрядов командного слова, после чего 03 8по шине 19 контроллера 3 выдает раэ"решение, а дешифратор 6 выдает сигнал "Запрос связи", устанавливающийтриггер 9 в единичное состояние. Единичное состояние триггера 9 свидетельствует о требовании на обмен со стороны внешнего процессора, При этомсигнал с другого плеча триггера 9запроса поступает на вход элементаИ 11 и запрещает прохождение сигна"лов из контроллера 3 по шине 21 навход установки триггера 10 в единичное состояние до окончания сеансаобмена,Бсли при этом процессор 1 санкционирует доступ к запоминающемуустройству 2, то он производит предварительную настройку устройства наобмен с внешним процессором путемвыдачи инФормации на контроллер 3,который запись информации по магистрали 17 на регистр 7 стробирует сигналом по шине 24 и выдает по шине23 сигнал установки триггера 10 внулевое состояние,Таким образом, если к моментуфиксации требования на обмен со стороны внешнего процессора в триггере9 процессор 1 санкционировал доступк своему запоминающему устройству 2,то сигнал с выхода единичного плечатриггера 9 поступает на второй входвторого элемента И 12, на первом входе которого имеется сигнал разрешения с нулевого плеча триггера 10.Сигнал с выхода элемента И .12 разрешает формирование начального адре"са зоны запоминающего устройства 2путем перезаписи информации из регистра 7 по магистрали 16 и из регистра 4 по магистрали 15,Начальный адрес зоны запоминающего устройства 2, участвующей в обмене, представляет собой композициюиэ формата регистра 7 (старшая частьадреса) и определенных разрядов командного слова (младшая часть), хранящегося на регистре 4, Такой принцип формирования адреса ЗУ позволяет гибко адресовать внешний процвссор к любой, зоне своего запоминающего устройства, не прерывая ходавыполнения программы своим процессором, который может обращаться клюбой другой зоне ЗУ, не участвующей в обмене с внешним процессором.Вместе с тем, это не накладываетзначительных ограничений на воэможность внешнего процессора, так как,ства разрядов адреса под младшуючасть (из числа разрядов командно"го слова "Запрос" ) позволяет широко оперировать выбором конкретныхячеек в отведенной зоне запоминающего устройства., Формирование последующих адресов для данного сеанса обмена производится путем модиФикации образованного начального ад ореса,С целью исключения возможностинесанкционированного доступа к ЗУсо стороны внешнего процессора илиполучения им некомплектной информации (под некомплектной инФормациейФпонимается информация состоящая изданных разных тактов решения какойлибо задачи) в устройство введеныдва элемента И и триггер 10. Если 2 есо стороны процессораотсутствует разрешение на обмен, то триггер10 находится в единичном состоянии,блокирует на элементе И 12 прохождение сигнала разрешения на Формированне в регистре 8 текущего адресазапоминающего устройства, а элементИ 11 исключает возможность обращения своего процессора к зоне обмена запоминающего устройства в тот мо-Зомент времени, когда с ним работаетвнешний процессор,Сигнал с выхода элемента И 12 поступает одновременно. на входы регистров 5 и 8, На регистре 5 при наличии этого сигнала и сигнала "Асинхронный ответ" с дешифратора 6 вырабатывается командное слово "Асинхронный ответ", которое затем по шине28 передается в смежное устройство иуказывает на готовность к обмену инФормации.Возможны два режима работы устройства: режим приема инФормации и режим выдачи информации,45В режиме приема информации послевыдачи в смежное устройства командного слова "Асинхронный ответ" врегистр 4 по шине 27 поступают ин"формационные слова. После получениясигнала по шине 18 контроллер 3 об"мена вырабатывает сигнал "Запрос НДк ЗУ", поступающий в процессор 1.После получения этого сигнала процессорвырабатывает сигнал "Раз 55решение НД", поступающий в контроллер 3, где формируется временная диаграмма НД к ЗУ, При этом, по сигна"лу из контроллера 3 нВызов адреса",03 1 Опоступающему по шине 25 на вход регистра 8; на магистраль 13 выдается содержимое этого регистра, а намагистраль 14 из контроллера 3 выдается содержимое регистра 14, из контроллера 3 выдается содержимое регист"ра 4. Прием следующих информационныхслов производится аналогично, Послеокончания обработки последнего принятого слова (число слов задается всодержимом командного слова "Запрос" )контроллер 3 по шине 20 устанавливает триггер 9 в нулевое состояние,В режиме выдачи информации послевыдачи в смежное устройство командного слова "Асинхронный ответ" контроллер 3 вырабатывает сигнал "Запрос НД к ЗУ", поступающий в процессор 1. После получения этого сигнала процессор 1 выдает в контроллер3 сигнал "Разрешение НД", где форми.руется временная диаграммаНД к ЗУ .в режиме чтения информации из запоминающего устройства 2. При этом посигналу "Вызов адреса",поступающегоиз контроллера 3 по шине 25, на магистраль 13 выдается содержимое регистра 8, По этому адресу из ЗУ 2на магистраль 14 выдается содержи"мое указанной ячейки запоминающегоустройства 2,Информация с магистрали 14 через .контроллер 3 по магистрали 16 поступает на информационные входы регистра 5, Загрузка информации в регистр 5 стробируется сигналом, поступающим по шине 22 из контроллера3. Из регистра 5 информация по шине28 передается в смежное устройство,После окончания выдачи последнегослова контроллер 3 по шине 20 устанавливает триггер 9 в нулевое состояние,Обращение процессора 1 к зонезапоминающего устройства 2, выделенной для обмена, возможно только послеокончания сеанса обмена с ней внешнего процессора, При этом процессоробращается к контроллеру 3, которыйвырабатывает по шине 21 сигнал установки триггера 10 в единичное состоя.ние. Если к этому моменту сеанс обмена с внешним процессором не закончен,запись в триггер 10 не произво"дится, таккак прохождение сигналапроисходит по шине 21 на вход триггера 9 на элементе И 11, В данной ситуации процессор 1 выбирает другую зо"ну запоминающего устройства 2, произ 11 991водит загрузку в нее информации и перенастраивает свое устройство нв работу с вновь выбранной зоной, путемзаписи в регистр 7 старшей части.адреса выбранной зоны, Если сеанс обме"на закончен, сигнал шины 21 через элемент И 11 проходит на триггер 10 иустанавливает его в единичное состояние. В этом случае сигнал с выхо"да триггера 10 по шине 26 поступает 1 Ов контроллер 3 и информирует процессор 1 с предоставлением ему возможности работы с зоной обмена запоминающего устройства 2, а выход с другого плеча триггера 10 блокирует . 15формирование адреса ЗУ 2 в регистре8 и командного слова "Асинхронныйответ" в регистре 5, если в этот момент Фиксируется командное слово "Запрос" отвнешнего процессора, Послеокончания работы процессора 1 с зоной обмена запоминающего устройства2 процессор 1 обращается к контроллеру 3, который вырабатывает на шине 23 сигнал обнуления триггера 10, 33таким образом, обеспечивая готовностьинформации в зоне обмена для пользования ею внешним процессором,Возможна ситуация, когда могутбыть одновременно зафиксированы при" 3 внятое в регистр 4 командное. слово"Запрос" и выданное из регис+а 5собственное командное слово "Запрос".Данная конфликтная ситуация может бытьразрешена путем присвоения приорите 35та в контроллере 3 какому-либо изпроцессоров, при этом из канала с ниэ.шим приоритетом выдается командноеслово "Асинхронный ответ", санкционирующее начало обмена в нужном направлении,Таким образом, устройство обеспечивает более производительный обменинформацией между процессорами двухмашинного вычислительного комплекса эа счет обеспечения воэможностинезависимого обращения каждого процессора к ЗУ другой машины без предварительной программной настройки,формула изобретения1, Устройство для обмена двухмашинного вычислительного комплекса, содержащее регистр приема информации,И вход которого является информационным входом устройства, контроллер обмена, вход-выход которого явля-д 03 12ется входом-выходом устройства, а первый и второй входы подключены соответственно к первым входам регистра базы обмена и регистра выдачи инФормации, выход которого является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности вычислительного комплекса, в уст" ройство введены дешифратор команд, регистр текущего адреса, триггер блокировки, триггер запроса и два эле мента И, причем первый выход регистра приема информации подключен к пер" вым входам контроллера обмена, дешифратора команд и регистра текущего адреса, выход и второй и третий входы которого соединены соответственно с адресным выходом устройства и выхо" дом регистра базы обмена и третьим выходом контроллера обмена, четвертым выходом соединенного с вторыми входами регистра выдачи информации и Регистра базы обмена, а вторым и третьим входами и пятым - восьмым выходами - соответственно с. вторым вхо" дом регистра приема информации,первым выходом триггера блокировки, вторым входом дешифратора команд и первыми входами триггера запроса, первого элемента И и триггера блокировки, второй выход и вход которого подключены соответственно к первому входу второго элемента И и выходу первого элемента И, вторые входы которых соединены соответственно с первым и вторым выходами триггера запроса, вторым входом соединенного с первым выходом дешифратора команд, второй выход которого подключен к третьему входу регистра выдачи информации, четвертым входом соединенного с выходом второго элемента И и четвертым входом регистра текущего адреса.2, Устройство по и, 1, о т л и ч а ю щ е е с я тем, что контроллер обмена содержит коммутатор интерфейсных шин, вход-выход и выход которого являются соответственно входом- выходом и четвертым выходом контроллера, блок формирования микро- команд, первая группа выходов которого соединена с пятым, седьмым, восьмым и вторым выходами контроллера, счетчик модификации числа слов, выход которого является шестым выходом контроллера, блок приоритета, первые вход и выход которого являют",. 13 991 ся соответственно третьим входом и первым выходом контроллера, дешифратор команд и блок элементов И, информационные входы которых соеди" нены с первым входом контроллера, и блок деаифрации команд обращения к памяти, причем первый, второй и тре". тий входы счетчика модификации числа . слов соединены соответственно с первыи входом и первым и вто- в рым выходами блока формирования микрокоманд, второй вход и вторая группа выходов которого подключены соответственно к второму вхо ду контроллера, второму входу и груп пе вхоров блока приоритета, а третьи вход и выход " соответственно к выходу и управляющему входу девифратора команд, группа выходов которого соединена с группой входов счетчика модификации числа слов, первым входом подключенного к выходу коммутатора интерфейсных шин, вход которого соединен с выходом блока элементов И и блока приоритета, второй выход и третий вход которого подключены соответственно к первым входу и выходу блока дваифрации команд обра" щения к памяти, второй и третий вы-. ходы которого соединены соответствен в но с третьим выходом контроллера и управляющим входом блока элементов И,3Устройство по и. 1 и 3, о тл и ч а ю щ е е с я тем, что блок 403 14формирования микрокоманд содержит .адресный регистр, два сдвиговых регистра, деаифратор и коммутатор, при"чем вход, выход и группа выходов ад"ресного регистра соединены соответственно с первым входом блока и пер-вым и вторым входами первого сдвигового регистра и группой входов девифратора, первый вход которого сое--динен с третьим входом первого сдви"гового регистра, группа выходов которого подключена к второй группевходов коммутатора, а выход - к первому входу второго сдвигового регистра, второй и третий входы, выхщи группа выходов которого соединенысоответственно с вторым и третьим вхо"дами блока, вторым выходом блока итретьей группой входов коммутатора,первый, второй. выходы и две группывыходов которого являются соответ-,ственно первым и третьим выходамиблока и первой и второй группами выходов блока,Источники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССРИ 634265, кл. 6 06 Г 3/04, 1976.2. Авторское свидетельство СССРУ 58467; кл, 6 96 Г 3/04, 1975