Устройство для сжатия и развертывания информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 8 С 5,06 ПИСАНИЕ ИЗОБРЕТЕНИЯ Н А ВТОРСКОМЪ( СВИДЕТЕЛЬСТВУ Фиг ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ 21) 4034505/24-2422) 20.01.8646) 07 05 87 Бюл о 17(71) Азербайджанский политехнический институт им. Ч. Ильдрыма(56) Авторское свидетельство СССР ЛЪ 63320, кл. 6 06 Е 7/00, 1973.Авторское свидетельство СССР.о 991471, кл. 5 08 С 15/06, 6 06 Е 15/20.981.154) УСТРОЙСТВО ДЛЯ СЖАТИЯ И РАЗВЕРТЫВАНИЯ ИНФОРМАЦИИ 57) Изобретение относится к вычислительной тенике и может использоваться в системах .ранения, поиска и обработки информации. Изобретение позволяет повысить информативность устройства, которое осуществляет побайтное сжатие и развертываЯО 1309070 А нис данных, прслставлснныв двоичнодесятичном коле, и содержит регистры 1,2, депифраторы 3 - 6, преобразователи 7,8, 6,7 кода, элементы ИЛИ 9,23 25,30,31, элемент О запрета, мультипчексоры 11,12, 22, блок 13 управления. счетчики 4,5 и элементы И 18 - 21,26 - 29. 1,евпфра.торы 3,4 выполнены па элементе 2 И- ИЛИ. Дс= гпифраторы 5,6 выполнены на элементе ЗИ- - ИЛИ. Преобразователи 7,8 кола выполнснь 1 на элементаИ и элементаИЛИ Пре= образоватсли 6,17 кода выполнены на элементаИ, элементе И.)И и сумматорапо модулю лва, Блок 13 управления содержит элементы ИЛИ, триггеры, лсшифраторы, генератор тактовыимпульсов и элементы И. Применение изобретения в системах обработки ланныспособствует экономии объема памяти, требуемой лля хранения лесятичныданны, и экономии времени обмена данными. 1 з.п. ф - лы. 7 ил. 2 табл.1Изобретение относится к вычислительной технике и может использоваться в системах хранения, поиска и обработки информации.Цель изобретения - повьпцение информативности устройства.На фиг. 1 показана структурная схемаустройства для сжатия и развертыванияинформации; на фиг. 2 и 3 - дешифраторы; на фиг. 4 и 5 - преобразователи кода;на фиг, 6 - функциональная схема блокауправления; на фиг. 7 - дешифратор.Устройство для сжатия и развертывания информации содержит (фиг. 1) первыйрегистрдвоично-десятичного кода, второй регистр 2 сжатого кода, первый, третий,второй, четвертый дешифраторы 3 - 6 (распознаватели тетрад), первый, второй преобразователи 7 и 8 кода, первый элементИЛИ 9, элемент ЗАПРЕТ 10, первый, второй мультиплексоры 11 и 12, блок 13 управления, первый, второй счетчики 14 и 15,третий, четвертый преобразователи 16 и 17кода, первый - четвертый элементы И 18 -21, третий мультиплексор 22, четвертыйшестой элементы ИЛИ 23 - 25, пятыйвосьмой элементы И 26 - 29 и второй, третий элементы ИЛИ 30 и 31.Первый 3, третий 4 дешифраторы выполнены (фиг. 2) на элементе 2 И - -ИЛИ 32,второй 5, четвертый 6 дешифраторы выполнены (фиг. 3) на элементе ЗИ - ИЛИ 33,Первый 7, второй 8 преобразователи кодавыполнены (фиг, 4) на элементах И 34 - 38и элементах ИЛИ 39 и 40. Третий 16, четвертый 17 преобразователи кода выполнены(элемент ветвления), второй элемент ИЛИ, 52, генератор 53 тактовых импульсов, первый, второй элементы И 54 и 55, третий,четвертый элементы ИЛИ 56 и 57, второйдешифратор 58 (элемент ветвления), пятый, третий триггеры 59 и 60, третий дешифратор 61 (элемент ветвления), пятыйэлемент ИЛИ 62, четвертый триггер 63,четвертый и пятый дешифраторы 64 и 65.Первый - пятый дещифраторы (элементы ветвления) выполнены (фиг. 7) на элементах И 66 и 67.Устройство производит побайтное сжатиеи развертывание данных, представленныхв двоично-десятичном коде и в каждый момент времени может выполнить или сжатиеили развертывание,В режиме сжатия устройство работаетследующим образом.Перед началом сжатия код исходныхданных вводится в регистр 1, а код длиныданных - в счетчик 14 (фиг. 1). Разреше габлица 1 Код 35 Входной Выходной 00 0001 00 1000 40 01 0010 01 0111 10 0011 10 0110 0100 50 0101 Если на выходе хотя бы одного из распознавателей 3 и 4 возникает единичный сигнал, на выходе элемента ИЛИ 9 возникает единичный сигнал (т.е. 7,=1), который воздействуя на прямой управляющий вход ние сжатия осугцествляется подачей единичного сигнала на нулевой вход триггера 59 (фиг. 6) блока 13 управления. Этот сигнал, устанавливая триггер 59 в ноль, проходит через элемент ИЛИ 48 и устанавливает триггер 49 в единичное состояние. Таким образом, блок 13 управления подготавливается к сжатию содержимого первого байта регистра 1, к первой тетраде которого подключены (фиг. 1) распознаватели 3 и 5 1 О и преобразователь 7, а к второй тетрадерегистра 1 подключены распознаватели 4 и 6 и преобразователь 8. При этом, если значение первой тетрады регистра 1 равно нулк) или девяти, на выходе распознавателя 3 появляется единичный сигнал. Аналогично работает распознаватель 4 применительно к второй тетраде регистра 1.Выходные сигналы распознавателей 3и 4, логически складываясь элементом ИЛИ 9, образуют первый разряд (Х,) сжатоо 20 кода байта.Если значение первой тетрады регистра1 равно или больше пяти, на выходе распознавателя 5 возникает единичный сигнал.Аналогично работает и распознаватель 6 применительно к второй тетраде регистра .Выходные сигналы распознавателей 5 и 6 образуют соответственно второй (2, ) и третий (Х ) разряды сжатого кода байта.Преобразователи 7 и 8 преобразуют содержимые первой и второй тетрады по 30 табл. 1.10 15 20 3мультиплектора 11, вызывает соединение выходов распознавателей 3 и 4 с выходами этого мультиплексора 11. В противном случае возбуждается инверсный управляющий вход мультиплексора 11, что вызывает подключение его выходов к выходам преобразователя 7. Таким образом, формируются четвертый (21) и пятый (2,ф) разряды сжатого кода байта,Если на выходе распознавателя 3 возникает нулевой, а на выходе распознавателя 4 - единичный сигнал, на выходе элемента ЗАПРЕТ 10 появляется единичный сигнал, который вызывает подключение выходов мультиплексора 12 к выходам преобразователя 7. Если же на выходе распознавателя 4 возникает нулевой сигнал, он возбуждает инверсный управляющий вход мультиплексора 12, что вызывает подключение его выходов к выходам преобразователя 8. Таким образом, формируется шестой (2, ) и седьмой разряды сжатого кода байза. Очевидно, что все семь разрядов 2 2 22," 2;, 22"сжатого кода байта формируются одновременно, начиная с момента занесения кода в регистр 1. Устройство остается в таком состояниидо перехода единицы из триггера 49 в триггер 50 (фиг. 6), что осуществляется первым (считая с момента установления триггера 49 в единичное состояние) тактовым сигналом от генератора 53.Первый тактовый сигнал переводит единицу из триггера 49 в триггер 50, выход которого соединен с первыми входами дешифраторов 51 и 58 (элементов ветвления) и элементов И 54 и 55. Так как триггер 59 находится в нулевом состоянии, на выходе элемента И 66 дешифратора 51 (фиг. 7) возникает единичный сигнал, который син-хронизирует первые семь входов регистра2, что вызывает запись кода 2 2 2 2" 2 2,", 2," в первые семь разрядов регистра 2. Этот же сигнал, проходя через элемент ИЛИ 52 (фиг. 6), уменьшает содержимое счетчика 14 на единицу. Если на выходах распознавателей 3 и 4 имеются единичные сигналы, на выходе элемента И 54 (фиг. 6) блока 13 управления возникает единичный сигнал, который, проходя через элемент ИЛИ 57, устанавливает в счетчике 15 код 101. Если на выходе хотя бы одного из распознавателей 3 и 4 имеется нулевой сигнал, на выходе элемента 54 возникает нулевой сигнал, который, поступая на инверсный вход элемента ИЛИ 56, вызывает запись кода 111 в счетчик 15. Дешифратор 58 подключает через элемент И 66 вход триггера 60 к выходу триггера 50, если содержимое счетчика 14 не равно нулю, т.е. если сжимаемый байт не был последним. В противном случае на выходе элемента И 67 дешифратора 58 возникает 25 30 35 40 45 50 55 единичный сигнал, цнформируюгццй о конце процесса сжатия,Если содержимое счетчика 14 нс равно нулю, необходимо выполнить подготовительную для сжатия следуюгцего байта, работу. Это осуществляется на следующих двух тактовых состояниях блока 13 управления.Второй тактовый сигнал сдвигает единицу из триггера 50 через дешифратор 58 в триггер 60 (фиг. 6), который формирует единичныЙ сигнал на выходе элемента И 66 дешифратора 61. Этот сигнал сдвигает содержимое регистра 1 на один байт влево. Третий тактовый сигнал сдвигает единицу из триггера 60 через элемент ИЛИ 62 в триггер 63, который своим выходным сигналом уменьшает содержимое счетчика 15 на единицу и возбуждает дешифраторы 64 и 65. Если триггер 59 находится в нулевом состоянии, единичный сигнал возникает ца выходе элемента И 66 дешифратора 64. Этот сигнал сдвигает содержимое регистра 2 на один разряд влево. Дешифратор 65 контролирует количество указанных сдвигов, так как его второй вход (вход условия) соединен с выходом счетчика 15. Пока содержимое счетчика 15 не обнулецо, все следующие тактовые сигналы переводят единицу из триггера 63 через элемент И 66 дешифратора 65 и элемент ИЛИ 62 в тот же триггер 53, т.е. содержимое регистра 2 сдвигается влево ровно ца столько разрядов, каково показание счетчика 15, указывающего длину сжатого байта. Обнуление счетчика 5 вызывает возникновение единичного сигнала на выходе элемента И 67 дешифратора 65, который через элемент ИЛИ 48 устанавливает триггер 49 в единичное состояние. Таким образом, устройство переходит в готовое для сжатия следуюгцего байта состояние. Все остальные байты исходного кода сжимаются аналогичным образом. В результате регистр 1 освобождается, а регистр 2 хранит сжатый код, который может быть извлечен из устройства.В режиме развертывания устройство работает следуюгцим образом.В регистр 2 вводится код сжатых данных, а в счетчик 14 - длина этих данных в сжатых байтах. В таком состоянии устройство готово к развертыванию самого правого (на фиг. 1 самого нижнего) сжатого байта регистра 2. Подача сигнала ца единичный вход триггера 59 (фиг. 6) вызывает установку через элемент ИЛИ 48 триггера 49 в единичное состояние. В этом состоянии преобразователь 16 перекодирует код 2, 2,", 2" а преобразователь 17 код 2 2,", 2," (фиг. 1) в соответствии с табл. 2, где для преобразователя 16 К=2,1=4, а для преобразователя 17 К=З, =6.Таблица 2 Код входной 0 0 00 0 0 1 0 1 1 О 1 0 1 1 1 1 0 0001 0010 0011 0100 1000 0 0111 0110 0 0101 Если 2, =О, значения обеих тетрад отличаются от нуля и от девяти, и, следовательно, 2, 2 и 2, 2," есть сжатые коды соответственно первой и второй тетрад. Поэтому сигнал 2 =О, воздействуя на инверсный управляющий вход мультиплексора 22, вызывает подключение его выходов к выходам преобразователя 16.Этот же сигнал через элемент ИЛИ 23 передает на выходы элементов И 26 - 29 код с выходов преобразователя 17,Таким образом, при 2, =0 работают оба преобразователя 16 и 7, которые по сжатым кодам формируют тетрады развертываемого байта. Разряды этого байта, проходя через мультиплексор 22, элементы И 26 - 29 и элементы ИЛИ 24,25,30 и 31 поступают на первый байт регистра 1.Если 2, =1, это означает, что в составе исходного байта была тетрада, значение которой равно или нулю, или девяти. Если такая тетрадз одна и она является первой, 2",=1, 2, =О, если она является второй, 2;, = О, 2", = 1, если же обе тетрады являются тактовыми, 2= 2,"-1. Следовательно, при 2, = 1 в разрядах 2", 2 содержится развертывающая информация и поэтому преобразователь6 должен быть логически отключен, что обеспечивается подключением разряда 2, на инверсный управляющий вход мультиплексора 22.При 2, =1, 2 =1 и 2", =-О, разряды 2 2, содержат сжатый код второй тетрады, а код первой тетрады, значение которой равно нулю или девяти, формируется элементом И 20, на входы которого поступают сигналы от разрядов 2 2, и 2. Условие 2, = 1 ознацает, что значение первой тетрады равно нулю или девяти. Условие 7, = 1 означает, что значение первойтетрады находится между пятью и девятью.Следовательно 7, 7 2, =1 означает, чтозначение первой тетрады равно девяти, а7, 2 2, = 1 означает, что значение первой тетрады равно нулю.Поэтому, при 7, 7, 2 =-1 элемент И20 вырабатывает единичный сигнал, который, проходя через элементы ИЛИ 24 и 25,поступает на первый и четвертый входыпервой тетрады регистра 1, на второй и третий входы которой поступают нулевые сигналы с выходов мультиплексора 22.1 Одновременно с элементом И 20 срабатывает элемент И 19, на вход которого поступают сигналы разрядов 2 и 2.Условие 2, 2 = 1 означает, что значение второй тетрады не равно нулю или девяти и поэтому она должна быть полученас выхода преобразователя 17. Это реализуется единичным сигналом с выхода элемента И 9, который проходит через элемент ИЛИ 23 и вызывает передачу кода свыходов преобразователя 17 через элеменд 5 ты И 26 - 29. Сигналы с выходов элементовИ 26 - 29, проходя через элементы ИЛИ30 и 31, поступают на первый и четвертыйразряды второй тетрады регистра 1, навторой и третий разряды которой поступаютсигналы с выходов элементов И 27 и 28.30 В случае 2 а=1, 2 =О, 7 = разряды7 2, содержат сжатый код первой тетрады, а код второй тетрады формируетсяэлементом И 21, на входы которого поступают сигналы 7, 2, 2,Е 4 азначение сигналов 2 2 такое же,как и назначение рассмотренных сигналов2 а, 2" Когда 2 2, 2," = 1, срабатываетэлемент И 21, единичный сигнал с выходакоторого, проходя через элементы ИЛИ 30и 31, поступает на первый и четвертый вхо 40 ды второй тетрады регистра 1, на второйи третий входы которой поступают нулевыесигналы от выходов элементов И 27 и 28.Одновременно срабатывает н элемент И 18,иа входы которого поступают 2, 2 Условие 2, 2," = 1 означает, что значение первой тетрады не равно нулю или девяти икод этой тетрады формируется преобразователем 17. Поэтому единичный сигнал свхода элемента И 18 вызывает иередацукода с выхода преобразователя 17 черезмультиплексор 22 и элементы ИЛИ 24 и 25на первую тетраду регистра 1.При 2 = 7, = 7., = 1 значения первойи второй тетрад равны ну.ио или девяти,т.е. значение развертываемого байта представляет собой число 00 или 09, или 90,99. В первом случае все развертывающие блоки устройства бездействуют и поэтому йа вход регистра 1 поступает код 0000 0000 Во втором случае срабатывает элемент И 215 10 15 Формула изобретс на 20 7и как было показано выше (случай Х, ХэХ" = 1) ца вторую тетраду регистрапоступает код 1001, а на первую тетраду регистра 1 - код 0000. В третьем случае срабатывает элемент И 20 (слусай Х, 2, 7.;"; = 1) и на вход первой тетрады регистра 1 поступает код 1001, а на вход второй тетрады регистра 1 поступает код 0000. В четвертом случае срабатывают элементы И 20 и 21 и на вход регистрапоступает код 1001 1001.Первый тактовый сигнал (считая с момента начала развертывания) сдвигает единицу из триггера 49 в триггер 50 (фиг. 6). Так как триггер 59 находится в единичном состоянии, на выходе элемента И 67 дешифратора 51 возникает единичный сигнал, который синхронизирует входы первого байта регистра 1, что вызывает запись развернутого байта в регистр 1. Этот же сигнал, проходя через элемент ИЛИ 52, уменьшает содержимое счетчика 14 на единицу и тем самым отмечает факт развертывания одного байта. Если Х Х";Уф = 1, сжатый код байта имеет длину, равную пяти. В противном случае это длина равна семи. Поэтому при ХХ;25 =1 срабатывает элемент И 55 (фиг. 6) и единичный сигнал с его выхода, проходя через элемент ИЛИ 57, устанавливает в счетчике 15 код 101. В противном случае нулевой сигнал с выхода элемента И 55, проходя через элемент ИЛИ 56, устанавливает в счетчике 15 код 111.Дешифратор 58 подключают через элемент И 66, вход триггера 60 к выходу триггера 51, если содержимое счетчика 14 не равно нулю, т. е. если развернутый байт не был последним. В противном случае на выходе элемента И 67 дешифратора 58 возникает сигнал о конце процесса развертывания.Если счетчик 14 не обнулен, необходимо выполнить подготовительную работу для развертывания следующего байта, что осуществляется на следующих двух состояниях блока 3 управления, которые инициируются тактовыми сигналами, начиная с второго.Второй синхросигнал от генератора 53 сдвигает единицу из триггера 50 в триггер 60, который вызывает единичный сигнал на выходе элемента И 67 дешифратора 61. Этот сигнал сдвигает содержимое регистра 1 на один байт вправо.Третий тактовый сигчал сдвигает единицу из триггера 60 через элемент ИЛИ 62 в триггер 63, выходной сигнал которого уменьшает содержимое счетчика 15 на единицу и возбуждает дешифраторы 64 и 65. Единичный сигнал возникает на выходе элемента И 67 дешифратора 64 и сдвигает содержимое регистра 2 на один разряд вправо. Дешифратор 65 контролирует количество сдвигов содержимого регистра 2. Пока счетчик 15 не обнулен, все следующие синхросигналы от генератора 53 переводят едини 25 30 35 40 45 50 55 8цу из триггера 63 через эгсхент 1 66;цшифратора 65 в тсг же триггер 63. 1 ос,е обнуления счетчика 15 срабатывас т элемент И 67 дешцфратора 65, сигнал с которого, проходя через элемент ИЛИ 48, уланавливает триггер 49 в едцццчше сссто- ние, и устройство переходит в ссстиццс готовности для развертывания ссрс;сцсбайта.Все остальные байты развертын; я аналогичным образом. В резульгаге рс. гистр 2 освобождается, а реистр 1 заружается развернутыми байтами, которьс чо;. - но извлечь из устройства.Применение изобретения в ссл,работки данных способствует экопочин и и ма памяти, требуемой для хранения .ц с:- ных данных, и экономии времени нчена данными. 1. Устройство для сжатия ц развертывания информации, содержащее блок справления, первые выход ц вход которого соединены соответственно с вычитающцч входом и Выходом первоп) счетчика, Вторне выход и вход соедццець соответггвсци с вычитающим входом и Выходом Второп счетчика, третий -- шестой Вьхо;ц соединены с входами соответственно сдвиг влево, сдВИ Вправо первоп) регистра ц сдвиг В,с- во, сдвиг вправо второго регистра, первий выход второго регистра соединен с прямыми входами первого, второго элементов И и с первым входом третьего элемента И, Второй выход соединен с инверсным вхс)дом первого элемента И и третьим входом блока управления, третий выход соединен с инверсным входом второго элемента И ц четвертым входом блока управления, чесвертый восьмой элементы И, отнчаюсаеес) тсч, что, с целью повышения информативности устройства, в него введены дсшифраторы, преобразователи кода, элементы ИЛИ, элемент запрет и мультиплексоры, входьвьходы первого и второго регистров являк)тся соответственно первыми и вторыхи нформационными входахи/выходами устройства, первые выходы первого регистра соединены с соответствующими входами первого, второго дешифраторов ц первого преобразов- теля кода, вторые выходы первого регистра соединены с соответствующими входами третьего, четвертого дешцфраторов н втс- рого преобразователя кода, Выход первого дешифратора соединен с пятым входом блока управления, первым входом. первого элемента ИЛИ, инверсных входоч элемента ЗАГРЕТ и первым информационным Вхс- дом первого мультиплексора, выход третьего дешифратора соединен с шестым Входом блока управления, вторым входом цсрьчго элемента ИЛИ, прямым входоч элемента9ЗАПРЕТ, вторым информационным входом первого мультиплексора и инверсным управляющим входом второго мультиплексора, первый, второй выходы первого преобразователя кода соединены с соответствующими третьим, четвертым информационными входами первого мультиплексора и первым, вторым информационными входами второго мультиплексора, первый, второй выходы второго преобразователя кода соединены с соответствующими третьим, четвертым информационными входами второго мультиплексора, выход элемента ЗАПРЕТ соединен с прямым управляющим входом второго мультиплексора, выход первого элемента ИЛИ соединен с прямым и инверсным управляющими входами первого мультиплексора и первым информационным входом второго регистра, выходы второго, четвертого дешифраторов, первого и второго мультиплексоров соединены с соответствуощими вторыми информационными входами второго регистра, четвертый выход которого соединен с первым входом третьего преобразователя кода и вторым входом третьего элемента И, пятый выход соединен с первыми входами четвертого преобразователя кода и четвертого элемента И, шестой и седьмой выходы соединены соответственно с вторым и третьим входами четвертого преобразователя кода, первый - четвертый выходы которого соединены с соответствующими первыми информационными входами третьего мультиплексора и первыми входами соответствующих пятого - восьмого элементов И, выходы пятого и восьмого элементов И соединены с первыми входами соответственно второго и третьего элементов ИЛИ, вторые входы третьего преобразователя кодаи четвертого элемента И объединены и подкл 1 очены к третьему выходу второго регистра, третий вход четвертого элемента И, инверсный вход четвертого элемента ИЛИ, седьмой вход блока управления и инверсный управляющий вход третьего мультиплексора объединены и подключены к первому выходу второго регистра, третьи входы третьего элемента И и третьего преобразователя кода объединены и подключены к второму выходу второго регистра, первый выход первого элемента И и выходы третьего преобразователя кода соединены соответственно с прямым управляющим и соответствуюгцими вторыми информационными входами третьего мультиплексора, первый и второй выходы которого соединены с первыми входами соответственно пятого и шестого элементов ИЛИ, выходы второго - четвертого элементов И соединены соответственно с прямым входом четвертого элемента ИЛИ, вторыми входами пятого, шестого элементов ИЛИ и вто. рыми входами второго, третьего элементов ИЛИ, выход четвертого элемента ИЛИ соединен с вторыми входами пятоговосьмого510 10элементов И, выходы второго, третьего, пятого, шестого элементов ИЛИ, шестого, седьмогоэлементов И и третий, четвертый выходы третьего мультиплексора соединены с соответствующими информационными входами первого регистра, восьмой, девятый входы блока управления и информационный вход первого счетчика являются соответственно первым - третьим уиравляюгцими входами устройства, седьмой - десятый выходы блока управления соединены соответственно с тактовыми входами первого, второго регистров, первым и вторым информационными входами второго счетчика. 15 20 25 30 35 40 45 50 55 2. Устройство по п. 1, отличающееся тем, что блок управления содержит генератор тактовых импульсов, элементы И, элементы ИЛИ, триггеры и дешифраторы, выход первого элемента ИЛИ соединен с информационным входом первого триггера, выход которого соединен с информационным входом второго триггера, выход которого соединен с первым входом первого, второго дешифраторов, первого и второго элементов И, первый и второй выходы первого дешифратора соединены с соответствующими первым и вторым входами второго элемента ИЛИ и являются седьмым и восьмым выходами блока управления. выход первого элемента И соединен с первыми входами третьего, четвертого элементов ИЛИ, выход второго элемента И соединен с вторыми входами третьего, четвертого элементов ИЛИ, выходы которых являются девятым, десятым выходами блока управления, выход второго дешифратора соединен с информационным входом третьего триггера, выход которого соединен с первыми входами третьего дешифратора и пятого элемента ИЛИ, выход пятого элемента ИЛИ соединен с информационным входом четвертого триггера, выход которого соединен с первыми входами четвертого, пятого дешифраторов и является вторым выходом блока управления, первый и второй выходы пятого дешифратора соединены соответственно с вторым входом пятого элемента ИЛИ и первым входом первого элемента ИЛИ, выход пятого триггера соединен с вторыми входами первого, третьего, четвертого дешифраторов и первого, второго элементов И, выход генератора тактовых импульсов соединен с тактовыми входам и первого- - четвертого три ггеров; второй вход второго дешифратора, второй вход пятого дешифратора, третий, четвертый входы второго элемента И, третий, четвертый входы первого элемента И, пятый вход второго элемента И, объединенные вход установки в О пятого триггера и второй вход первого элемента ИЛИ и объединенные вход установки в 1 триггера и третий вход первого элемента ИЛИ являются соответственно первым - девятым входами бло1309070 ка управления, выход второго элемента ИЛИ, первый, второй выходы третьего дешифратора, первый и второй выходы четвер 12того дешифратора являются соответственнопервым, третьим - шестым выходами блокауправления.1309070 коК 1 Редактор Н. РогуличЗаказ 143844ВНИИПИ Государственного113035, Москроизводственно.иолиграф Составитель М. Никуле Техред И. ВересТираж 544комипта СССР ио делам и а, Ж- -35, Раугиская наб ическое предприятие, г. Уж ковКорректор Л. ЗимокосоГодиисное зобретений и открытий ород, ул. П роекгная, 4