Устройство для сопряжения микропроцессора с магистралью

дня о СССР1981.ессораописание СУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(71) Специальное проектноеторское бюро промышленно(56) Авторское свидетельстУ 934466, кл. Ь 06 Р 3/04,Модуль центрального проСМ 1800, 2201. Техническоеи инструкция по эксплуатац3.055.003.ТО, с, 33-38.(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОПРОЦЕССОРА С МАГИСТРАЛЬЮ(57) Изобретение относится к вычислительной технике и может быть использовано в мультиплексорных системах, в которых взаимосвязь междуустройствами осуществляется через интерфейс "И 41", Целью изобретенияявляется расширение области применения, заключающееся в запрете захвата магистрали при обращении к занятому ресурсу, и сокращение временизахвата магистрали микропроцессором.Устройство содержит шесть триггеров,четыре элемента И, элемент И-НЕ,элемент И, пять элементов НЕ, буферный регистр, три элемента ИЛИ, инверсных сигналов, элемент ИЛИ прямыхсигналов, управляемый генератор импульсов, 5 ил.130228Изобретение относится к вычисли-"тельной технике и может быть использовано в мультипроцессорных системах, в которых взаимосвязь междуустройством осуществляется черезинтерфейс "И 41".Целью изобретения является расширение области применения, заключающееся в запрете захвата магистралипри обращении к .занятому ресурсу,При возможности обращения к магистрали сокращается время захватамагистрали одним микропроцессороммультипроцессорной системы,15На Фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 - структурная схема многопроцессорной системы, в которой используется устройство; на Фиг,З - блок-схема моду.,пя процессора, в состав которого входит устройство; на Фиг.4 и 5 - временные диаграммы циклов чтения и записи.Устройство (Фиг,1) содержит триг гер 1 запроса магистрали, триггеры 2 и 3 занятости магистрали, триггер 4 готовности, элемент И 5, элемент НЕ 6, шину 7 запроса доступа к магистрали, элемент НЕ 8, шину 9 разре шения доступа к магистрали, формирователь 10 импульсов, шину 11 занятости магистрали, элемент И-НЕ 12, входы 13 выбора Формирователей управляющих сигналов, элемент И 14, шину 15 готовности исполнителя, элементы НЕ 16 и 17, шину 18 внешнего тактового сигнала, буферный регистр 19, триггер 20 ускоренного отключения, элементы И 21 и 22, первый 23 и третий 24 элементы ИЛИ, шину 25 управления формирователями сигналов адреса и данных, управляемый генератор 26 импульсов, элемент ИЛИ 27 инверсных сигналов, шину 28 чтения памяти магистрали, шину 29 записи магистрали в память, шину 30 ввода магистрали, шину 31 вывода магистрали, шину 32 требования доступа к магистрали, шину 33 запретадоступа к магистрали, 5 О шину 34 приема микропроцессора, входную шину 35 данных магистрали, выходную шину 36 данных магистрали, шину 37 сброса магистрали, шину 38 разрешения установки, триггер 39 за" нятости, шину 40 синхросигналов микропроцессоров, шину 41 готовности микропроцессора, триггер 42 требования ресурса, элемент И 43, второй 7 2элемент ИЛИ 44, элемент НЕ 45, шину46 занятости ресурса, четвертый элемент ИЛИ 47, шину 48 установки ресурса и шину 49 сброса ресурса.Многопроцессорная система (фиг.2)в которой в качестве магистрали используется интерфейс "И 41" имеетнесколько модулей 50,51 процессора,общее запоминающее устройство ЗУ 52,устройства 53 ввода-вывода. Устройст"ва системы объединены магистралью,содержащейшины 54 адреса, шины 55данных и шины 56 управляющих сигналов.Один из возможных вариантов включения устройства 57 для сопряжениямикропроцессора с магистралью в состав модуля процессора приведен нафиг,З. Блок-схема модуля микропро-цессора содержит центральный процессор 58, шинные формирователи 59 адреса, шинные формирователи 60 данных,шинные формирователи 61 управляющихсигналов, усилитель 62 сигналов, элемент НЕ 63 и элемент ИЛИ 64. Микропроцессор 58 шинами адреса подключенк входам А шинных формирователей 59адреса, а шинами данных - к входамшинных формирователей 60 данных.Входы 65 и 66 арбитра 67 запросовподключены к линиям запроса на доступк магистрали. Арбитр 67 запросовформирует в ответ на запросы толькоодин из сигналов на выходах 68 и 69приоритетного разрешения доступа кмагистрали.В исходном состоянии триггер 20ускоренного отключения сброшен нулевым сигналом по шине 32, при этомподготавливается к работе элементИ 22,Триггер 1 запрета к магистрали устанавливается по фронту такого сигнала по шине 18, проинвертированного элементом НЕ 16. Сигнал запроса доступа к магистрали с прямого выхода триггер 1 через элемент НЕ 6 по шине 7 поступает на соответствующий этому процессору один из входов 65(66) арбитра 67 запросов системы (фиг,2). При отсутствии запросов с более высоким приоритетом арбитр 67 запросов выдает по одному из выходов 68(69) сигнал разрешения доступа, который с шины 9 (фиг,1) через элемент НЕ 8 поступает на вход элемента И 5. Если магистраль свободна, то на шине 1 заня 13022тости имеется сигнал пассивного(единичного) уровня, который разрешает элементу И 5 пропускать сигнал запрс са с прямого выхода триггера 1 через элемент И 5 на вход триг 5 гера 2 занятости магистрали. Последний устанавливается следующим фронтом тактового сигнала с шины 18 по входу С через элементы НЕ 16 и 17, Установка триггера 2 вызывает форми рование активного (нулевого) уровня на шине 11. При этом запрещается установка триггеров занятости магистрали в остальных устройствах для сопряжения в случае возникновения сигна ла требования запроса до завершения цикла обмена данным процессором и разрешает сигналом по шине 25 прохождение информации через шинные формирователи 59 и 60 соответственно адреса и данных 20 (фиг.З), Выдача управляющих сигналов на магистраль разрешается элементом И-НЕ 12 через один период внешнего тактового сигнала на шине 18, по которому происходит установка триггера 25 3 и на обоих входах элемента И-НЕ 2 появляются сигналы уровня логической "1", В этот момент на управляющих шинах 56 магистрали появляется один из сигналов управления (запись - ши на 29, чтение - шина 28, ввод - шина 30, вывод - шина 31), который через элемент 27 формирует сигнал запрета работы генератора тактовых сигналов, и на шине 18 удерживается сигнал еди ничного уровня до снятия сигнала запрета, т,е, до конца сохранения активного уровня управляющего сигнала на одной из шин 56 магистрали. Для.случая выполнения операции чтения из памяти общее ЗУ 52 в ответ на управляющий сигнал чтения по шине 28 выставляет информацию на шины 55 данных и активный сигнал нулевого 45 уровня на шину 15 готовности. По этому сигналу через элемент И 14 устанавливается триггер 20 ускоренного отключения, Прием сигнала готовности осуществляется только тем модулем проЦессора, который получил доступ к магистрали, Для остальных модулей процессора многопроцессорной системы привм сигнала готовности запрещен, так как триггеры 2 и 3 соответствую щих им устройств для сопряжения ос,таются сброшенными.Сигналом с выхода триггера 20 через элемент И 21 происходит защел 87 4кивание принимаемой информации свходных шин 35 данных в буферномрегистре 19, Выдача принятой информации микропроцессору с выходов регистра 19 осуществляется до снятиясигнала приема на шине 34 по входурегистра 19, Установка триггера 20приводит к сбросу триггеров 1 и 2по входам сигналом с выхода триггера20 через один из входов элементаИЛИ 23. Установленный в исходное положение триггер 1 через элемент 6снимает активный уровень запроса сшины 7, подключенной по одному извходов 65,66 (фиг.2) к арбитру 67запросов, а триггер 2 по второму входу элемента И-НЕ 12 запрещает выдачууправляющего сигнала на одну из шин56 внешней магистрали системы (фиг.3)После снятия управляющего сигнала сшины 28 с одной изшин 56 генераторформирует первый отрицательный фронттактовой последовательности сигналовна шине 18. По этому фронту сбрасывается триггер 3, так как на входеП присутствует сигнал нулевого уровня с прямого выхода триггера 2, Сигнал с инверсного выхода триггера 3запрещает формирование сигнала выборки для шинных формирователей адреса и данных на шине 25 элементомИЛИ 24 и снимает сигнал занятостимагистрали с шины 11 через формирователь 10, С этого момента магистральсистемы полностью свободна и можетбыть использована другими активнымиустройствами. Период внешнего тактового сигнала определяется требованиями интерфейса "И 41", а также задержками распространения сигналов запроса доступа к магистрали и схемой арбитра 67 запросов (фиг.2).Устройство для сопряжения сокращает занятость магистрали в циклах обмена с устройствами, подключеннымик магистрали, и позволяет запретить захват магистрали тем модулям процес сора, которые должны обратиться к занятому ресурсу. Под ресурсом системы понимаются как общие внешние устройства, так и области общего ЗУ, обращение к которым других процессоров должно быть запрещено на время, например, изменения этих областей. Для этого магистраль системы дополняется шиной 46 занятости ресурса, а в алгоритм работы отдель 5 13022 ных модулей процессоров вводятся до- полнительные команды. Так, при входе в программу обращения к ресурсу необходимо предусмотреть команду установки триггера 42 требования ресурса, а при выходе из программы обращения к ресурсу - команду сброса триггера 42 требования ресурса. Устройство при обращении к ресур- Ясу работает следующим образом,По команде установки триггератребования ресурса триггер 42 переходит в состояние "2" по Я-входусигналом с шины 48. 15В случае, если триггер 39 занятости ресурса данного устройствасброшен и на шине 46 занятостиресурса присутствует активный уровень, что говорит о занятости ресурса другим модулем, то на входахэлемента ИЛИ 44 присутствуют сигналы,нулевого уровня и по шине 33 осуществляется запрет на установку триггера 1 запроса доступа к магистрали 25данного устройства. Запрет сохраня-,ется до момента снятия сигнала активного уровня с шины 46 занятостиресурса. Сигнал пассивного уровня нашине 46 по входу элемента ИЛИ 44 раз 30решает прохождение сигнала доступак магистрали через элемент И 22 навход триггера 1, а по входу элемента И 43 разрешает прохождение сигнала на вход триггера 39 занятостиресурса. Последний устанавливаетсяпо фронту тактового сигнала послепоявления сигнала на выходе элемента И 5, что приводит к формированиюна элементе НЕ 45 сигнала активного 40уровня на общей шине 46 занятостиресурсй, который запрещает доступк магистрали другим модулям процессоров при обращении к ресурсу, а повходу элемента ИЛИ 44 с единичного 45плеча триггера 39 разрешает прохождение запросов на доступ к магистрали от данного процессора.Использование устройства в режиметребования ресурса можно пояснить 50на таком. примере. Пусть в многопроцессорной системе имеется ряд диспетчеров которыми могут быть модули 50,51 процессоров по продажебилетов, а в общем ЗУ 52 хранитсяинформация о наличии мест. Каждыйдиспетчер после опроса ячейки, в кс1торой хранится информация о наличиисвободных мест, должен произвести 87 6модификацию и запись новой информации на место предыдущей, При одновременном запросе нескольких диспетчеров может возникнуть .ситуация, когда в цикле считывание - модификациязапись одного процессора между считыванием и записью произошло считывание старой информации другим процессором, что приводит к выдаче двухили более билетов на одно место.Применение триггера требования ресурса в данном приеме приводит к дополнению стандартного цикла двумя командами, что позволит устранитьвозникновение ошибок. Формула изобретенияУстройство для сопряжения микропроцессора с магистралью, содержащее триггер запроса магистрали, два триг. гера занятости магистрали, триггер готовности, два элемента И, элемент И-НЕ, четыре элемента.НЕ и формирователь импульсов, причем прямой выход триггера запроса магистрали соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого является выходом устройства для подключения к шине запроса доступа магистрали, вход второго элемента НЕ является входом устройства для подключения к шине разрешения доступа магистрали, а выход второго элемента НЕ подключен к второму входу первого элемента И, третий вход которого соединен с выходом формирователя импульсов, выход которого является выходом устройства для подключения К шине занятости магистрали, выход первого элемента И подключен к входу установки первого триггера занятости магистрали, вход сброса которого соединен с входом сброса триггера запроса магистрали, прямой выход первого триггера занятости магистрали подключен к информационному входу второго триггера занятости магистрали и к первому входу элемента И-НЕ, второй вход которого подключен к прямому выходу второго триггера занятости магистрали, а выход элемента И-НЕ является выходом устройства для подхлючения к входам разрешения выдачи управляющих сигналов микропроцессора, выход третьего элемента НЕ соединен с вхо.1 дами синхронизации триггера запроса магистрали, второго триггера занятости магистрали и с входом четвертогоэлемента НЕ, выход которого соединенс входом синхронизации первого триггера занятости магистрали, инверсныйвыход второго триггера занятостимагистрали подключен к первомуинверсному входу второго элементаИ, второй вход которого являетсявходом устройства для подключенияк шине готовности магистрали, входсинхронизации триггера готовностиявляется входом устройства для подключения к выходу синхросигналовмикропроцессора, а выход триггераготовности является выходом устройства для подключения к входу готфвности микропроцессора, о т л и ч а -ю щ е е с я тем, что, с целью расширения области применения, в неговведены буферный регистр, три элемента И, триггер ускоренного отключения, триггер занятости ресурса, триггер требования ресурса, управляемыйгенератор импульсов, четыре элемента ИЛИ, элемент НЕ, причем входыданных буферного регистра являютсявходами устройства для подключения кшинам данных магистрали, выходы буферного регистра являются выходамиустройства для подключения к шинамданных магистрали, вход разрешенияприема буферного регистра соединенс выходом третьего элемента И, первый вход которого соединен с входомчтения буферного регистра и являетсявходом устройства для подключенияк выходу приема микропроцессора,вход сброса триггера ускоренного отключения соединен с первым инверсным входом первого элемента ИЛИ, спервым входом четвертого элемента Ии является входом устройства для подключения к шине требования доступак магистрали микропроцессора, инверсный выход триггера ускоренного отключения соединен с информационнымвходом триггера готовности, с вторыми входами третьего и четвертого элементов Ии с вторым инверсным входомпервого элемента ИЛИ, информационныйи сбросовый входы триггера, запросамагистрали соединены соответственнос выходом четвертого элемента И иинверсным выходом первого элементаИЛИ, инверсные, выходы первого и второго триггеров занятости магистралисоединены,с инверсными входами третьего элемента ИЛИ, инверсный выходкоторого соединен с входом формирователя импульсов и является выходомустройства для подключения к входам 5 разрешения выдачи микропроцессора,информационный и синхронизирующийвходы триггера ускоренного отключе.ния соединены соответственно с шиной положительного потенциала и с 16 выходом второго элемента И, третийинверсный вход первого элемента ИЛИсоединен с первым инверсным входомчетвертого элемента ИЛИ и являетсявходом устройства для подключения 15 к шине сброса магистрали, выход первого элемента И соединен с первымвходом пятого элемента И, выход которого подключен к входу установкитриггера занятости ресурса, выходс20 которого соединен с первым входомвторого элемента ИЛИ и с входом пятого элемента НЕ, выход которого соединен с вторыми входами пятого элемента И, второго элемента ИЛИ и явля ется выходом устройства для подключения к шине занятости ресурса магистрали, прямой вход триггера требованияресурса является входом устройствадля подключения к шине установки 30 требования ресурса магистрали, третий вход пятого элемента И соединенс прямым выходом триггера требованияресурса, инверсный выход которого соединен с третьим входом второгоЗ 5 элемента ИЛИ и с входом разрешениясброса триггера занятости ресурса,синхронизирующий и сбросовый входыкоторого соединены соответственнос выходом четвертого элемента НЕ и 40 с инверсным выходом четвертого элемента ИЛИ, второй инверсный вход которого является входом устройствадля подключения к шине сброса требования ресурса магистрали, выход вто рого элемента ИЛИ соединен с третьим входом четвертого элемента И, инверснык выход четвертого элементаИЛИ соединен с инверсным входом триггера требования ресурса, вход управляемого генератора импульсов является входом устройства для подключенияк шине режимных сигналов магистрали,выход управляемого генератора импульсов соединен с входом третьего 55 элемента НЕ и является тактовым выходом устройства.