Устройство для формирования изображения на экране телевизионного приемника

(594 С 09 С 1/ ВСЕ"1, ;3Ф % Й РЕТЕНИ ИЕ И ОП ЕПЬСТВУ бюро твом ельство СССР 3/153, 1981. ьство СССР 1/16, 1982,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТИЙ АВТОРСКОМУ СВИ"Кибернетика" с опытным проиэводсИнститута кибернетики АН АЗССР(54) УСТРОЙСТВОИЗОБРАЖЕНИЯ НА ЭПРИЕИНИКА(57) Изобретение относится к областивычислительной техники и предназначено для отображения символьной играфической информации на телевизионных цветных экранах. Цель изобретения - повышение быстродействияустройства, которая достигается введением трех групп элементов И, шестирегистров, трех элементов ИЛИ и соответствующих функциональных связей,а также введением блока 16 регенераДЛЯ ФОРМИРОВАНИЯКРАНЕ ТЕЛЕВИЗИОННОГО1288751 ции изображений, вычислителя 2 икоммутатора 9, что обеспечивает увеличение времени записи информацииот внешнего источника в блок памяти Изобретение относится к вычислительной технике и предназначено для отображения символьной и графической информации на телевизионных цветных экранах.Цель изобретения - повышение быст родействия устройства.На фиг,1 приведена блок-схема устройства; на фиг,2 - блок-схема блока регенерации изображения; на фиг,3 - блок-схема вычислителя; на фиг.4 -10 блок-схема коммутатора.Устройство для формирования изображения на экране телевизионного приемника содержит блок 1 приема данных, вычислитель 2, первую 3, вторую 415 и третью 5. группы инверторов, первый 6, второй 7 и третий 8 сумматоры, коммутатор 9, первый 10, второй 11 и третий 12 блоки памяти, первый 13, второй 14 и третий 15 преобразо 20 ватели кодов, блок 16 регенерации изображения, формирователь 17 видеосигнала, первую 18, вторую 19 и третью 20 группы элементов И, первый 21, второй 22, третий 23, четвертый 24, пятый 25 и шестой 26 регистры, первый 27, второй 28 и третий 29 элементы ИЛИ.Блок 16 регенерации содержит первый 30 30, второй 31 счетчики, первый 32, второй 33, третий 34, четвертый 35, пятый 36 и шестой 37 формирователи, регистр 38, элемент НЕ 39, генератор 40 импульсов, первый 41 и второй 42элементы задержки.Вычислитель 2 содержит первый 43 и второй 44 триггеры, формирователь45, регистр 46 адреса, регистр 47 маски, регистр 48 цвета, дешифратор 49 (регистры маски, цвета и адреса - элементы с трехстабильным состоянием).Коммутатор 9 содержит элементНЕ 50 и элементы 2 И-ИЛИ 51, 51 д,. 51,и тем самым повышает достоверность информации о быстропротекающих динамических процессах, 3 з.п. Ф-лы, 4 ил,Устройство работает следующим образом,На информационные входы устройствапоступают информационные сигналы, содержащие параметры каждой точки формируемой фигуры (координаты, код операции, цвет), которые проходят черезблок 1 приема данных и поступают на,информационные входы вычислителя 2,где полученная информация преобразуется в код адреса ячейки памяти, трехразрядный код цвета и трехразрядныйкод маски, Код цвета определяет действия, производимые над точкой - зажечь/погасить ("1" в соответствующем разряде соответствует команде "Зажечь"точку определенного цвета). Код маскиопределяет блок памяти, в который будет записываться информация ("1" в соответствующем разряде кода маски),Код цвета с первого, второго и третьего выходов вычислителя 2 поразрядноподается на входы инверторов первой3, второй 4 и третьей 5 групп, с выходов которых и-разрядный инверсныйкод подается на информационные входыпервого 6, второго 7 и 1 третьего 8 сумматоров, причем на информационные входы младших разрядов последних постоянно подается код "1".С седьмого, восьмого и девятого выходов вычислителя 2 код маски поразрядно подается на разрешающие входыэлементов и первой 18, второй 19 итретьей 20 групп, С седьмого выходаблока 16 регенерации изображения науправляющий вход вычислителя 2 поступает сигнал, характеризующий режим работы первого 10, второго 11 и третьего 12 блоков памяти (чтение/запись).При поступлении с седьмого выхода блока 16 сигнала "Запись" с четвертоговыхода вычислителя 2 на управляющийвход коммутатора 9 поступает сигналвысокого уровня, разрешающий прохождение через последний сигналов, определяющих код адреса ш ячеек памяти первого 10, второго 11 и третьего 12 блоков памяти, поступающих с пятого и шестого выходов вычислителя 2 на информационные входы первой группы коммутатора 9, с выходов которого код адреса подается на адресные входы первого 10, второго 11 и третьего 12 блоков памяти, при этом на выходах каждого блока памяти устанавливаются и-разрядные коды, находящиеся в ш заданных ячейках памяти.С выходов перного блока 10 памяти сигналы поступают на информационные входы второй группы первого сумматора 6 и на входы первого преобразователя 13 кодов, с выходов которого преобразованный и-разрядный код подается на информационные входы первого 21 и второго 22 регистров, В первом сумматоре 6 коды с информационных входов обеих групп суммируются, и с 25 его вьиодов ш суммарных и-разрядных кодов подается на информационные входы первого блока 10 памяти (если в первом разряде кода цвета установлен код Зажечь" точку, то на выходах сумматора происходит наращивание кодов, содержащихся н ш заданных ячейках памяти, на единицу, если в первом разряде кода цвета установлен кодПогасить" точку то на выходах сумУ35 матора происходит уменьшение кодов, содержащихся в ш заданных ячейках памяти, на единицу).С информационных выходов второго блока 11 памяти сигналы поступают на 4 О информационные входы второго сумматора 7 и на входы второго преобразователя 14 кодов, с выходов которого преобразованный и-разрядный код подается на информационные Входы третье ГО 45 23 и четвертого 24 регистров. Во втором сумматоре 7 коды с информационных входов обеих групп суммируются и с его выходов ш суммарных и-разрядных кодов подается на информационные входы второго блока 11 памяти.С информационных выходов третьего блока 12 памяти сигналы поступают на информационные входы третьего сумматора 8 и на входы третьего преобразователя 15 кодов, с выходов которого преобразованный и-разрядный код подается на информационные входы пятого 25 и шестого 26 регистров. В третьем сумматоре 8 коды с информационныхвходов обеих групп суммируются.и сего выходов ш суммарных и-разрядныхкодов подается на информационные входы третьего блока 12 памяти,По сигналу "Запись" с одиннадцатого и десятого выходов вычислителя 2на информационные входы элементов Ипервой 18, второй 19 и третьей 20групп поступают управляющие сигналы,и, если на их разрешающих входах имеются сигналы разрешения (соответствующие разряды кода маски равны "1"),то управляющие сигналы проходят черезних и поступают соответственно на управляющие входы первого 10, второго11 и третьего 12 блоков памяти, темсамым записывая в последние коды с информационных входов в одну иэ ш ячеекпамяти, адреса которых установлены наадресных входах первого 10, второго11 и третьего 12 блоков памяти,По окончании режима "Запись" сседьмого выхода блока 16 регенерацииизображения на управляющий вход вычислителя поступает сигнал Чтение . Попринятию этого сигнала с четвертоговыхода вычислителя 2 на управляющийвход коммутатора 9 поступает сигналнизкого уровня, разрешающий прохождение через последний сигналов, определяющих код адреса ш ячеек памяти первого 10, второго 11 и третьего 12 блокон памяти, поступающих с выходов бло- .ка 16 на информационные входы нторойгруппы коммутатора 9, с ныходон которого код адреса подается на адресныевходы первого 10, второго 11 и третьего 12 блоков памяти.ПО сигналу "Чтение" одиннадцатыйи десятый выходы вычислителя 2 блокируются, и на выходах элементов И первой 18, второй 19 и третьей 20 группустанавливаются сигналы, соответствующие режиму "Чтение", которые поступают на управляющие входы первого10, второго 11 и третьего 12 блоковпамяти, при этом одновременно из шячеек памяти, адреса которых установлены на адресных входах всех трех бло"кон памяти, считываются имеющиеся тамкоды. С третьего и четвертого выходовблока 16 на первые управляющие входыпервого 21, второго 22, третьего 23,пятого 25, второго 22, четвертого 24и шестого 26 регистров поступают соответственно сигналы управления, определяющие режим работы этих регистров1288751 товые импульсы поступают на вход первого элемента 41 задержки и счетный вход первого счетчика 30, количество разрядов последнего связано с количеством точек в строке следующей зависимостью:г = 2 где 1, - количество разрядов первогосчетчика 30, С информационных выходовпервого счетчика 30 сигналы младшихразрядов поступают на группу входовшестого Формирователя 37, причем количество 1 = х разрядов определяетсяразрядностью первого 21, второго 22,третьего 23, четвертого 24, пятого 25и шестого 26 регистров устройства(Фиг.1) и равнош=2,где ш - количество точек в строке;- количество младших разрядов первого счетчика 30,причем сигнал с .-го разряда первого счетчика 30 также поступает прямо и через элемент НЕ 39 на третий и четвертый выходы блока 16 соответственно.Сигналы 1, -1 разрядов с информационных выходов первого счетчика 30 поступают на одни информационные входы регистра 38, на другую группу инФормационных входов которого поступают сигналы с группы информационных выходов второго счетчика 31, разрядность которого определяется следующей зависимостью:к = 2 где г - количество строк на экране;к - количество разрядов второго счетчика 30,Задержанный на времяг тактовый импульс с выхода первого элемента 41 задержки поступает на входы второго элемента 42 задержки, пятого формирователя 36 и на управляющий вход регистра 38, тем самым записывая последний код с его информационных входов. С выходов регистра 38 сигналы поступают на информационные выходы блока 16, С выхода второго элемента 42 задержки тактовый импульспоступает на шестой выход блока 16.На выходе шестого формирователя 37 Формируется сигнал, определяющий соотношение длительности операций чтение/запись, который поступает на другой вход пятого формирователя 36 и на седьмой выход блока 16. Длиг а -т.м,и. 51,2 мкс где г - количество точек в строке. С выхода генератора 40 импульсов так сдвиг/загрузка, причем если первый 21,третий 23 и пятый 25 регистры работают в режиме "Сдвиг", то второй 22,четвертый 24 и шестой 26 регистры -в режиме "Загрузка", и наоборот. 5В случае, когда на первые управляющие входы первого 21, третьего 23и пятого 25 регистров с третьего выхода блока 16 поступает сигнал управления "Сдвиг", а на первые управляющиевходы второго 22, четвертого 24 ишестого 26 регистров с четвертого выхода блока 16 - сигнал "Загрузка",то при поступлении с пятого выходаблока 16 на вторые управляющие входыпервого 21, второго 22, третьего 23,четвертого 24, пятого 25 и шестого 26регистров стробирующих сигналов "Загрузка" коды с информационных входовпервого 21, второго 22, третьего 23,20четвертого 24, пятого 25 и шестого 26регистров записываются во второй 22,четвертый 24 и шестой 26 регистры.При поступлении с шестого выхода блока 16 на третьи управляющие входы первого 21, второго 22, третьего 23, четвертого 24, пятого 25 и шестого 26 регистров стробирующих сигналов "Сдвиг"информация, имеющаяся в первом 21,третьем 23 и пятом 25 регистрах, побитно сдвигается и с их выходов сигналы поступают соответственно на входыпервого 27, второго 28 и третьего 29элементов ИЛИ, с выходов которых сигналы поступают соответственно на тре 35тий, четвертый и пятый входы Формирователя 17 видеосигнала, на первый ивторой входы которого с первого и второго выходов блока 16 регенерацииизображения поступают управляющие сигналы - строчный гасящий .и кадровыйгасящий соответственно. На выходе Формирователя 17 видеосигнала появляется видеосигнал, который поступает наинформационный выход устройства,С восьмого и девятого выходов блока 16 на первый и второй управляющиевыходы устройства поступают соответственно сигналы строчной и кадровой синхронизации,Блок 16 регенерации работает следующим образом.Генератор 40 импульсов вырабатывает тактовые импульсы частотой557 12887тельность операции Чтение можноуменьшать дое =е, +, +егде , - минимальное время срабатывания блоков памяти устройства; 5- минимальное время срабатыйвания преобразователей кода,- минимальное время надежнойзаписи информации в регистры (фиг.1).При поступлении на вход пятогоформирователя 36 тактового импульсас выхода первого элемента 41 задержки и сигнала "Чтение" с выхода шестого формирователя 37 на выходе формирователя 36 формируется сигнал,15поступающий на пятый выход блока 16,При переполнении первого счетчика 30на его выходе "Переполнение" появ"ляется сигнал, который поступает насчетный вход второго счетчика 31 и20на входы первого 32 и второго 33 формирователей, на выходах которых Формируются управляющие сигналы, соответственно поступающие на первый ивторой выходы блока 16. При переполнении второго счетчика 31 на его выходе "Переполнение" появляется сигнал, который поступает на входы третьего 34 и четвертого 35 формирователей, на выходах которых формируютсясигналы, соответственно поступающиена восьмой и девятый выходы блока,Вычислитель 2 работает следующимобразом,По информационным входам вычислителя 2 на информационные входы регистра 46 адреса, регистра 47 маски и регистра 48 цвета поразрядно подается1-разрядный код. Одновременно на синхровход первого триггера 43, синхровходы регистра 46 адреса, регистра47 маски и регистра 48 цвета по первому информационному входу поступаетсинхросигнал, тем самым записываяв регистр 46 адреса, регистра 47 маски и регистра 48 цвета имеющиеся наих информационных входах коды и устанавливая первый триггер 43 в единичное состояние (на информационный входпервого триггера 43 постоянно подается сигнал высокого уровня),Выход первого триггера 43 подключен к информационному входу второготриггера 44. При поступлении по управляющему входу вычислителя 2 сигнала "Запись" на синхровход второготриггера 44 последний устанавливаетсяв единичное состояние, и с его выхода 51сигнал высокого уровня поступает начетвертый выход вычислителя 2, на входФормирователя 45 и управляющие входырегистра 46 адреса, регистра 47 маскии регистра 48 цвета, тем самым разрешая выдачу на информационные выходыпоследних хранящихся там коцов,С выхода регистра 48 цвета код цвета поразрядно подается на первый,второй и третий выходы вычислителя 2,С группы информационных выходов регистра 47 маски код маски поразрядноподается на девятый, восьмой и седьмойвыходы вычислителя 2,С информационных выходов однойгруппы регистра 46 адреса код адресаподается на пятый и шестой выходы вычислителя 2, с информационных выходовдругой группы регистра 46 адреса - навходы дешифратора 49, С выхода Формирователя 45 на управляющий вход дешифратора 49 поступает сигнал управления, разрешающий работу последнего,при этом на выходах дешифратора 49появляется код, который подается наодиннадцатый и десятый выходы вычислителя 2, С инверсного выхода второготриггера 44 сигнал низкого уровня поступает на вход "Сброс" первого триггера 43, устанавливая тем самым последний в нулевое состояние.При поступлении по управляющемувходу вычислителя 2 сигнала "Чтение"на синхровход второго триггера 44,последний устанавливается в нулевоесостояние, так как на его информационный вход с выхода первого триггера 43 поступает сигнал низкогоуровня, С выхода второго триггера44 сигнал низкого уровня проходитчерез формирователь 45 и поступаетна управляющий вход дешифратора 49,запрещая тем самым его работу,Коммутатор 9 работает следующимобразом,По информационным входам первойгруппы коммутатора 9 информационныесигналы поступают на первые информационные входы элементов 2 И-ИЛИ 51,.,51 51, по информационным входам второй группы коммутатора 9 - навторые информационные входы элементов 2 И-ИЛИ. По приходу на управляющий вход коммутатора 9 сигнала высокого уровня, который поступает напервые управляющие входы элементов2 И-ИЛИ и на вход элемента НЕ 50, свыхода которого сигнал низкого уров 1288751 10ня поступает на вторые управляющие входы элементов 2 И-ИЛИ, разрешается прохождение сигналов с первых информационных входов и запрещается прохождение сигналов с вторых информационных входов на выходы элементов 2 И-ИЛИ. По приходу на управляющий вход коммутатора 9 сигнала низкого уровня разрешается прохождение сигналов с вторых информационных входов элементов 2 И-ИЛИ и запрещается прохождение с первых информационных сигналов на выходы последних. С выходов элементов 2 И-ИЛИ сигналы поступают на выходы коммутатора 9.Предлагаемое устройство позволяет увеличить быстродействие устройства за счет увеличения времени записи информации от внешнего источника в блоке памяти, что дает возможность повысить достоверность информации о быстропротекающих динамических процессах.Формула изобретения1. Устройство для формирования изображения на экране телевизионного приемника, содержащее блок приема данных, вычислитель, три группы элементов И,.три группы инверторов, три сумматора, коммутатор, три блока памяти, три преобразователя кодов, блок регенерации изображения, формирователь видеосигнала, информационные входы блока приема данных являются информационными входами устройства, информационные выходы блока приема данных подключены к информационным входам вычислителяпервый второй, третий выходы которого подключены соответственно к входам инверторов первой, второй, третьей групп, выходы которых соответственно подключены к информационным водам первой группы первого, второго и третьего сумматоров, выходы которых подключены соответственно к информационным входам первого, второго и третьего бпоков памяти, адресные входщ которых подключены к выходам коммутатора, управляющий вход которого подключен к четвертому выходу вычислителя, пятый и шестой выходы которого подключены к информационным входам первой группы коммутатора, информационные входы второй группы которого подключены к выходам. группы блока регенерации изображения, первый, второй выходы которого подключены соответственно к первому и второму входам формирователя видеосигнала, 5 выход которого является информационным выходом устройства, выходы первого блока памяти подключен к входам первого преобразователя кодов и информационным входам второй группы первого сумматора, выходы второго блока памяти подключены к входам второго преобразователя кодов и информационным входам второй группы второго сумматора, выходы третьего блока памяти подключены к входам третьего преобразователя кодов и информационным входам второй группы третьего сумматора, информационные входы первого, второго и третьего сумматоров объединены и являются входом "1" устройства, разрешающие входы элементов И групп подключены соответственно к седьмому, восьмому и девятому выходам вычислителя, десятый и одиннадцатый выходы которого подключены к информационным входам элементов И первой, второй и третьей групп, выходы которых подключены соответственно к управляющим входам первого, второго и третьего блоков памяти, о т л и ч а ю щ е е - с я тем, что, с целью повышения быстродействия устройства, оно содержит шесть регистров и три элемента ИЛИ, выходы первого преобразователя кодов подключены к информационным входам первого и второго регистров, выходы которых подключены к входам первого элемента ИЛИ, выход которого подклю- чен к третьему входу формирователя видеосигнала, выходы второго преобразователя кодов подключены к информационным входам третьего и четвертого регистров, выходы которых подключены к входам второго элемента ИЛИ, выход которого подключен к четвертому входу формирователя видеосигнала, выходы третьего преобразователя кодовподключены к информационным входам 50 пятого и шестого регистров, выходыкоторых подключены к входам третьего элемента ИЛИ, выход которого подключен к пятому входу формирователя видеосигнала, третий выход блока реге" 55нерации иэображения подключен к первым управляющим входам первого, третьего и пятого регистров, четвертый выход блока регенерации изображения подключен к первым управляющим вхо 1288751 12дам второго, четвертого и шестогорегистров, вторые и третьи управляющие входы всех регистров подключенысоответственно к пятому и шестомувыходам блока регенерации изображения, седьмой выход которого соединенс управляющим входом вычислителя, авосьмой и девятый выходы являются управляющими выходами устройства,2, Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок регенерации изображения содержит генератор импульсов, первый и второйсчетчики, первый, второй, третий,четвертый, пятый и шестой формирователи, первый и второй элементы задержки, регистр и элемент НЕ, выходгенератора импульсов подключен ксчетному входу первого. счетчика ивходу первого элемента задержки, выход которого подключен к входу второго элемента задержки, первому входупятого формирователя и синхровходурегистра, информационные входы которого подключены к выходам второгосчетчика, к одним из выходов первогосчетчика, другие выходы которого подключены к входам шестого формирователя, причем один из выходов другихвыходов первого счетчика является30третьим выходом блока и подключен квходу элемента НЕ, выход которогоявляется четвертым выходом блока, выходами группы которого являются выходы регистра, счетный вход второгосчетчика подключен к выходу "Переполнение" первого счетчика, соединенномус входами первого и второго формирователей, выходы которых являютсясоответственно первым и вторым выходами блока, восьмым и девятым выходами которого являются соответственновыходы третьего и четвертого формирователей, входы которых подключенык выходу "Переполнение" второго счетчика, выход второго элемента задержки является шестым выходом блокапятым выходом которого является выход пятого формирователя, второй вход которого подключен к выходу шестогоформирователя, который являетсяседьмым выходом блока,3. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что вычислитель содержит регистр адреса, регистрмаски, регистр цвета, первый и второйтриггеры, формирователь, дешифратор,информационные входы регистров адреса,маски и цвета являются информационны" .ми входами вычислителя, а синхровходыих подключены к синхровходу первоготриггера, выход которого подключенк информационному входу второго триггера, .синхровход которого являетсяуправляющим входом вычислителя, четвертым выходом которого является прямой выход второго триггера, подключенный к входу формирователя и управляющим входам регистров адреса, маски ицвета, выходы регистра цвета являются первым, вторым и третьим выходами ,вычислителя, девятым, восьмым и седьмым выходами которого являются соответствующие выходы регистра маски, выходы одной из групп регистра адресаявляются пятым и шестым выходами вычислителя, одиннадЦатым и десятымвыходами которого являются выходы дешифратора, входы которого подключенык выходам другой группы регистра адреса, выход формирователя подключен куправляющему входу дешифратора, инверсный выход второго триггера,подключен к входу "Сброс" первого триггера.4, Устройство по п.1, о т л и ч аю щ е е с я тем, что коммутатор со-держит элемент НЕ и элементы 2 И-ИЛИ,информационные входы первой и второйгрупп элементов 2 И-ИЛИ являются соответственно информационными входамипервой и второй групп коммутатора, управляющим входом которого являютсявход элемента НЕ и первые управляющиевходы элементов 2 И-ИЛИ, вторые управляющие входы которых подключены квыходу элемента НЕ, выходы элементов2 И-ИЛИ являются выходами коммутатора.1288751 гб Г 2 риооы инагормомиоимыяболойоб Югояа го Гоялого и лого Якго оо/юояиоге г Гуелберл Фогяооо Ф гиеяиагоя Составитель И. ЗагинайкоРедактор В. Петраш Техред В.Кадар Корректор Т. Кол Тираж 455ственного комитета Собретений и открытийЖ, Раушская наб,аказ 7814/50 ВНИИПИ Госуда по делам и 113035, Москва