Устройство для отладки микроэвм

СНИХСНИХ 124787 4 006 Р 1 ИЗОБРЕТЕН сРм,счэ ПИСА 31 ЛЬСТ ВТОРСКОМ кл 1.С.адно,КРОЭВМ ласти быть адки ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИ (57) Изобретение относится к о вычислительной техники и может использовано для настройки, от и проверки работы специализированныхмикроЭВМ. Целью изобретения является расширение функциональных возможностей эа счет воэможности производить останов по адресу в зависимостиот типа выполненного микроЭВМ цикла.Устройство содержит коммутатор управления шиной данных, блок прямогодоступа к памяти, магистральный усилитель, блок индикации, коммутатор,регистр ввода, блок готовности, дваэлемента И, два элемента ИЛИ, схемусравнения, регистр останова, группуэлементов И, блок режимов адресации,постоянное запоминающее устройство,тумблерное запоминающее устройство.2 з.пф-лы, 5 ил., 1 табл.1 12Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки и проверки работы специализированных мик- роЭВМ.Цель изобретения - расширение функциональных возможностей за счет обеспечения останова по адресу в зависимости от типа выполненного мик- роЭВМ цикла.На фиг, 1 представлена функциональная схема устройства для отладки микроЭВМ; на фиг. 2 и 3 - схемы блока готовности и блока режимон адресации соответственно, на фиг, 4 - схема алгоритма работы устройства в различных режимах останонов, на фиг. 5 схема алгоритма работы устройства в шаговом режиме,Устройство для отладки микроЭВМ (фиг. 1) содержит коммутатор управления шиной данных 1, выход разрешения доступа к памяти отлаживаемой микроЭВМ 2, блок прямого доступа к памяти 3, вход захвата отлажинаемой микроЭВМ 4, магистральный усилитель 5, шину данных 6 отлаживаемой микро- ЭВМ; блок индикации 7, шину адреса 8 отлаживаемой микроЭВМ, шину управления 9 отлаживаемой микроЭВМ, выход подтверждения захвата отлаживаемой микроЭВМ 10, выходы разрешения ввода 11 и вывода 12 отлаживаемой микроЭВМ, коммутатор 13, регистр ввода 14, блок готовности 15, вход готовности отлаживаемой микро- ЭВМ 16, первый вход задания режима устройства 17, вход пуска устройства 18, первый элемент И 19, вход управления остановом по адресу устройства 20, схему сравнения 21, регистр останова 22, группу элементов И 23, нторой элемент И 24, блок режимон адресации 25, вход разрешения обращения к памяти отлаживаемой мик- роЭВМ 26, ПЗУ 27, ТЗУ 28, первый элемент ИЛИ 29, второй элемент ИЛИ 30, выход разрешения записи отлаживаемой микроЭВМ 31 выход синхронизации микропроцессора отлаживаемой микроЭВМ 32, второй вход задания режима устройства 33, выход тактового генератора отлажинаемой микро- ЭВМ 34, выход признака начала команды отлаживаемой микроЭВМ 35, блок сопряжения с внешними устройствами 36, шину сопряжения с внешними устройствами 37 отлаживаемой микроЭВМ, 47877 2. Блок готовности (фиг, 2) содержит блок формирования единичного импульса 38, триггер готовности 39, первый элемент И 40, элемент ИЛИ 41,5 15 20 25 30 35 40 второй элемент И 42, элемент НЕ 43,элемент ИЛИ-НЕ 44,Блок режимов адресации (фиг. 3)содержит первый элемент И 45, второй элемент НЕ 46, третий элемент И47, первый элемент ИЛИ 48, седьмой элемент И 49, второй элемент И 50, первый элемент НЕ 51, пятый элемент И 52, шестой элемент И 53, второй элемент ИЛИ 54, третий элемент НЕ55, восьмой элемент И 56, четвертыйэлемент НЕ 57, четвертый элемент И58, пятый элемент НЕ 59.В качестве ПЗУ могут быть использованы микросхемы ПЗУ, время выборки которых не превышает длительноститакта работы микропроцессора н отлаживаемой микроЭВМ. Структурная ор ганизация ТЗУ аналогична ПЗУ, Ячейкипамяти в ТЗУ представляют собой тумблерные регистры,Устройство для отладки микроЭВМобеспечивает следующие аппаратныережимы отладки: останов по адресуобщий, останов по адресу при записив ОЗУ микроЭВМ, останов по адресу при чтении из ОЗУ, останов по адресу при вводе информации из внешнегоустройства, останов по адресу привыводе информации во внешнее устрой.ство, шаговый режим поциклоного прохождения программы, щаговый режим некомандного прохождения программы, режим прямого доступа к памяти,ин-дикацию состояния микропроцессорнойсистемы. Останон по адресу общий происходит при включенном тумблере остановапо адресу 20, при совпадении адресов, поступающих на схему сравнения 21 с шины адреса 8 и ТЗУ 28, и выключенных тумблерах на регистре останова 22, При этом сигнал высокогоуровня со второго элемента И 24 выдается на второй элемент ИГЛА 30 и с его выхода поступает на вход перво.го элемента И 19, на который такжепоступают сигналы высокого уровня сосхемы сравнения и от тумблера останона по адресу 20. С выхода первогоэлемента И 19 сигнал поступает наблок готовности 15, после чего навыходе готовности 16 появляется игнал низкого уровня. Остановы по адТ 1 Т 2 АА Первый Второй ретий Адресуемая обвыход выход выход ласть Память микроЭВМ 0 0 0 Х Только ТЗУ Х Х О 0 Х 0 У и память микЭВМ 0 О То же Х 1 Х 0 ЗУ, ПЗУ и памятьикроЭВМ 1 1 То 1 0 1 1 3 1247 ресу при записи и чтении из ОЗУ, вводе и выводе информации во внешнее устройство производится при появлении соответствующего одноименного сигнала на одном из четырех управляющих входов 3 1,2, 12, 11 и включенном соответствующем режиму останова тумблера на регистре останова 22. В этих режимах потенциал высокого уров ня поступает на второй элемент ИЛИ 1 О 30 с одного из элементов И группы элементов И 23.Работа в шаговом режиме отладки программы становится возможной при высоком потенциале на первом входе 15 задания режима 17. Причем при высоком потенциале на втором входе задания режима 33 останов производится в начале каждого цикла выполняемой команды по сигналам, поступающим с вы хода 32 микроЭВМ, а при низком только в начале команды .по сигналам,поступающим с выхода признака начала команды 35 микроЭВМ, Переход к выполнению нового цикла или команды обес печивается нажатием кнопки пуска 18.В режиме прямого доступа к памяти можно производить запись, чтение информации из памяти микроЭВМ без учас.: тия микропрессора. Адрес ячейки памя. ти, куда записывается или считывается информация, набирается на тумблер ных регистрах ТЗУ 28. Информация вво дится с регистра ввода 14. Блок прямого доступа к памяти 3 выдает на шину запроса прерывания 4 сигнал высокого уровня, который, поступая так. же на коммутатор управления шиной данных 1, разрешает выдачу информации на шину данных б через магистральный усилитель 5 с регистра вво 87 . . 4да 14. После получения сигнала подтверждения прерывания с выхода 10микроЭВМ блок прямого доступа к памяти 3 управляет записью, чтениеминформации из памяти, выдавая на шину управления 9 сигналы записи иличтения. При выводе информации из памяти на регистр 14 производитсятолько, ее индикация с помощью блокаиндикации 7. Блок индикации 7, кроме шины данных, позволяет .индицировать , сигналы на адресной 8 и управляющей9 шинах. Кроме того, предусмотрены режимыотладки с помощью различныхпро"грамм, записанных в ПЗУ 27 или набираемых на ТЗУ 28. При этом можно обращаться как ко всему полю памяти,адресуемого микропроцессором, так итолько к отдельным его зонам. Блокрежимов адресации 24 позволяет обращаться к памяти микроЭВМ;,только кТЗУ 38; к ПЗУ 27 и памяти мчкроЭВМк ПЗУ 27, ТЗУ 28 и памяти микроЭВМ,Режимы, адресации задаются тумблерамиТ 1 и Т 2 в блоке адресации 25, котО-.рый работает в соответствии с таблицей,к-лВ таблице А = 1 А, и А =А.В 1:к 1.сигналы, формируемые соответственно первым 45 и вторым 50 элементами И в блоке режимов адресации 25, Как видно из этих выражений, ТЗУ 28 и ПЗУ 27 занимают начальную зону в адресуемом микроЭВМ поле памяти, поэтому при одновременном обращении к ТЗУ 28, ПЗУ 27 и памяти микроЭВМ обращение к ячейкам с начальными адресами последней не производится.3В таблице Х означает, что сигнал может принимать значение как О, так и 1.Программные средства устройства для отладки микроЭВМ обеспечивают следующие режимы отладки: ручной побайтный ввод информации в память системы, тестовую проверку узлов микроЭВМ, циклическое выполнение команды, ввод - вывод информации с внешних устройств.Ручной побайтньй ввод информации может производиться либо с регистра ввода 14, либо с ТЗУ 28, при этом программа ввода набирается на ТЗУ 28, либо используется та, которая имеется в ПЗУ 27. В этом режиме блок режимов адресации 25 разрешает обращение к ТЗУ 28, ПЗУ 27 и память мик- роЭВМ. Выбор регистра ввода - вывода 14 производит коммутатор 13. Сиг - налы разрешения обращения с блока адресации 25 поступают также на элемент ИЛИ 29, с его выхода один из них выдается в коммутатор управления шиной данных 1, которая управляет подключением к шине данных 6 ТЗУ 29 илиПЗУ 27 или регистра ввода 14.Тестовая проверка узлов производится с помощью специализированных программ, написанных в соответствии со спецификой тестируемых узлов мик- роЭВМ и записанных в ПЗУ 27.Циклическое выполнение какой-либо команды микропроцессора производится, когда блок режимов адресации 25 разрешает обращение только к ТЗУ 28, При этом на всех тумблерных регистрах ТЗУ 28 должен быть набран код проверяемой команды.Ввод - вывод информации с внешних устройств производится с помощью блока сопряжения с внешними устройствами Зб через шину сопряжения с внешними устройствами 37. Обращение к внешним устройствам происходит при появлении сигналов на 11 или 12 выходах микроЭВМ и адреса внешнего устройства на шине адреса 8. При этом коммутатор 13 выдает на схему сопряжения с внешними устройствами Зб сигнал разрешения обращения к соответствующему внешнему устройству, В качестве внешних устройств могут выступать перфоратор и фотосчитыватель,Алгоритм работы устройства в различных режимах остановов приведен на фиг. 4, Здесь используются следующие.30 35 5 1 О 15 обозначения; (ША) - содержимое шины адреса 8; (А(ТЗУ) - содержимое регистров ТЗУ 28, на которых набирается адрес останова; Т, ост.адр. - тум. блер останова по адресу (вход управления останова по адресу 20), (Т.Рг. ост.) - содержимое тумблерного ре-. гистра останова 22, ДО, Д 1, Д 2, ДЗ нулевой, первый, второй и третий разряды тумблерного регистра останова 22,Алгоритм работы устройства в шаговом режиме приведен на фиг. 5. Здесь символобозначает конъюнкцию сигна. лов на соответствующих выходах устройства (указаны в скобках). Формула из обретения 1. Устройство для отладки микро- ЭВМ, содержащее коммутатор управления шиной данных, магистральный усилитель, блок индикации, блок прямого доступа к памяти, блок режимов адресации, регистр ввода, коммутатор, схему сравнения, блок готовности, элемент И, причем первый информационный вход коммутатора управления шиной данных подключен к выходу доступа к памяти отлаживаемой микроЭВМ, второй информационный вход коммутатора управления шиной данных подключен к выходу захвата блока прямого доступа к памяти, подключенному также к входу захвата отлаживаемой микроЭВМ информационный выход блока прямого доступа к памяти подключен к двунаправленной шине данных отлаживаемой микроЭВМ, к ко- торой также подключены первый вход . блока индикации и выход магистральЪ ного усилителя, управляющий вход магистрального усилителя соединен с выходом коммутатора управления шиной данных, выход режима блока прямого дсступа к памяти соединен с вторым входом блока индикации и с входной шиной управления чтением - записью отлаживаемой микроЭВМ, адресный выход блока прямого доступа к памяти подключен к двунаправленной шине адреса отлаживаемой микро- ЭВМ, третий вход блока индикации подключен к двунаправленной шине ад реса отлаживаемой микроЭВМ разрешаю. щий ьход блока прямого доступа к памяти подключен к выходу подтверж - дения захвата отлаживаемой микро 3247877ЭВМ, выходы .разрешения ввода и вы-.вода отлаживаемой микроЭВМ подключены к первому и второму управляющим входам коммутатора соответственно, первый выход коммутатора соединен с входом разрешения ввода регистра ввода и первым входом блокаготовности, выход которого подключен к входу готовности микроЭВМ,второй вход блока готовности соединен с выходом первого элемента И,третий и четвертый входы блока готовности являются первым входом задания режима и входом пуска устройства соответственно, первый входпервого элемента И является входомуправления остановом по адресу устройства, а второй вход соединен свыходом схемы сравнения, первый входкоторой подключен к двунаправленнойшине адреса отлаживаемой микроЭВМ,о т л и ч а ю щ е е с я тем, что,с целью расширения функциональныхвозможностей за счет обеспеченияостанова по адресу в зависимости оттипа выполненного микроЭВМ цикла,устройство содержит регистр останова, группу элементов И, второй элемент И, постоянное запоминающее устройство (ПЗУ), тумблерное запоминающее устройство (ТЗУ), первый и второй элементы ИЛИ, причем к второмувходу схемы сравнения и к адресномувходу блока прямого доступа к памятиподключен первый информационный выход ТЗУ, информационный вход магистрального усилителя соединен с вторым информационным выходом ТЗУ, информационным выходом ПЗУ и выходомрегистра ввода, первый и второй выходы коммутатора соединены соответственно с первым и вторым входамипервого элемента ИЛИ, выход которого соединен с управляющим входомкоммутатора управления шиной данных, третий и четвертый входы первого элемента ИЛИ соединены соответственно с первым и вторым разрешающими выходами блока режимов адресации,третий разрешающий выход которогоподключен к входу разрешения обращения к памяти отлаживаемой микроЭВМ, первый и второй разрешающие выходы блока режимов адресации соединены с первыми входами разрешениядоступа ТЗУ и ПЗУ соответственно,информационный вход коммутатора, ад"ресный вход блока режимов адресации. и адресные входы ТЗУ и ПЗУ подключены к двунаправленной шине адресаотлаживаемой микроЭВМ, разрешающийвход блока режимов адресации и вто 5,рые входы разрешения доступа ТЗУ иПЗУ подключены к выходу доступа кпамяти отлаживаемой микроЭВМ, первые входы элементов И группы подклю 10 чены к выходам разрешения ввода,разрешения вывода, доступа к памяти, разрешения записи отлаживаемоймикроЭВМ, выходы разрядов регистраостанова соединены с вторыми входами элементов И группы и с инверсными входами второго, элемента И,выход которого соединен с первымвходом второго элемента ИЛИ, второй - пятый входы которого соедине ны с ВЬГходами первого - четвертогоэлементов И группы соответственно,выход второго элемента ИЛИ соединенс третьим входом первого элемента И,пятый - восьмой входы блока готовности подключены соответственно квыходу синхронизации микропроцессора отлаживаемой микроЭВМк второмувходу задания режима устройства, квыходу тактового генератора отлаживаемой микроЭВМ, к выходу признаканачала команды отлаживаемой микроЭВМ.2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что блок готовности содержит триггер готовности, блок формирования единичногоимпульса, элемент ИЛИ-НЕ, первый ивторой элементы И, элементИЛИ иэлемент НЕ, причем первый третий 40входы элемента ИЛИ-НЕ являются первым в , третьим входами блока готовности соответственно, выход элемента ИЛИ-НЕ соединен с информационнымвходом триггера готовности, выход ко 45второго является выходом блока готовности и соединен с первым входом блока формирования единичного сигнала,второй и третий вхощы которого являются седьмым и четвертым входами бло 50ка готовности соответственно, первыйвход первого элемента И является пятым входом блока готовности, выходпервого элемента И соединен с первымвходом элемента ИЛИ, выход которогосоединен с входом синхронизации триггера готовности, Я-вход которого сое.динен с выходом блока формированияединичного импульса, шестой входблока готовности подключен к входуэлемента НЕ и второму входу первого элемента И, первый вход второго элемента И является восьмым входом бло-, ка готовности, второй вход второго элемента И соединен с выходом элемен - та НЕ, выход второго элемента И соединен с вторым входом элемента ИЛИ,3. Устройство по и. 1, о т л и - ч а ю ш е е с я тем, что блок ре- щ жимов адресации содержит восемь элементов И, два элемента ИЛИ, пять эле.- ментов НЕ и первый и второй тумблеры задания режима адресации, причем первая группа разрядов первого. входа блока режимов адресации подключена к входам первого элемента И, вторая группа разрядов первого входа блока режимов адресации подключена к входам второго элемента И, выход кото О рого соединен с первым входом третьего элемента И и с входом первогоэлемента НЕ, выход первого элемента И соединен с входом второго элементао НЕ, вторым входом третьего элемента 25 И и первым входом четвертого элемента И, выходы первого и второго элементов НЕ соединены с первыми входами пятого и шестого элементов И соответственно, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, выход которого соеУ динен с первым входом седьмого элемента И, вход третьего элемента НЕ ивторой вход седьмого элемента И подключены к первому тумблеру заданиярежима адресации, второй тумблер задания режима адресации подключен квходу четвертого элемента НЕ и к вторым входам четвертого и шестого элементов И, выход третьего элемента НЕсоединен с вторым входом пятого элемента И и первым входом восьмогоэлемента И, выход четвертого элементаНЕ соединен с вторыми входами первого элемента ИЛИ и восьмого элементаИ, выход которого соединен с первымвходом второго элемента ИЛИ, второйвход которого соединен с выходом шестого элемента И, выход пятого элемента И соединен с третьим входомчетвертого элемента И, второй входблока режимов адресации подключен квходу пятого элемента НЕ, к третьемувходу седьмого элемента И и к четвертому входу четвертого элемента И,выход пятого элемента НЕ соединен стретьим входом второго элемента ИЛИ,выходы седьмого элемента И, четвертого элемента И и второго элементаИЛИ являются первым, вторым и третьим выходами блока режимов адресациисоответственно.. Фае,ХСоставитель В.Ванюхин Редактор Л.Авраменко Техред Э.Чижмар Корректор И.Муска Заказ 412 Й 9 Тираж 61 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, 3-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4