Устройство для связи процессоров

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК С 06 Р 15 13 22 ЕН д 1Р 1 г Р,ъ ,. 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ САНИЕ ИЗ К АВТОРСКОМУ СВИДЕТЕЛЬ(56) Прангишвили И.В., Стецюра Г.Г. Микропроцессорные системы. М.: Наука,. 1980, с. 218-220, рис. 11-49.Авторское свидетельство СССР У 734654, кл. С 06 Р 3/04, 1977. (54) (57) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРОВ, содержащее ш блоков памя-. ти, ш адаптеров, блок синхронизации, первый выход которого подключен к входам синхронизации адаптеров, первый информационный вход-выход 1-го адаптера (=-1,ш) подключен к входу-выходу т-го блока памяти, п буферных регистров кода управления, где и - количество подключаемых процессоров, вход 1-го буферного регистра Ц=1,п) кода управления подключен к одноименному выходу канала ввода-вывода 1-го процессора,о т л и ч а ю щ е е с я тем, что, с целью повышения производительности обработки информации за счет обмена информацией через блоки памяти общего доступа, в него введены ре- гистр состояния и и блоков вывода сигналов управления, выход 1-го буферного регистра подключен к 1-м входам кода управления всех адайтеров, вход 1-го блока вывода сигналов управления подключен к выходу управления канала ввода-вывода 1-го процессора, (у 1)-й выход блока синхронизации и Я+1)-й информационный выход всех адаптеров ЯО 119368 подключены к входу синхронизацииканала ввода-вывода 1-го процессора, выход признака занятости и выход признака передачи -го адаптераподключены к соответствующим входамрегистра состояний, выход которогоподключен к информационным входам .каналов ввода-вывода всех процессоров, -е выходы захвата памяти,освобождения памяти, признаки передачи 1-го блока вывода сигналов управления подключены к одноименным1-м входам д-го адаптера,причемкаждый адаптер содержит с первого пошестой элементы ИЛИ, элемент И,счетчик, одновибратор, триггер признака занятости, триггер признакапередачи, и триггеров захвата,и коммутаторов, первые входы-выходыкоторых объединены и являются первым информационным входом-выходом адаптера, вторые входы-выходы коммутаторов являются (1+1)-ми информационными входами-выходами адаптера и подключены к информационным входам-выходам каналов ввода-вывода -го процессора соответсвенно, вход управления 1-го коммутатора подклюен к выхоцу 1-го триггера захвата, 1-е входы кода управления адаптера соединены с входами первого элемента ИЛИ, выход которого подключен к информационному входу счетчика, вход синхронизации которого подключен к выходу элемента И, первый и второй входы которого соединены с входом синхронизации и с выходом счетчика соответственно, 1-е входы захвата памяти адаптера подключены к входам установки соответствующих1-х триггеров захвата и к входамвторого элемента ИЛИ выход которо. -го подключен К первому входу пятогоэлемента ИЛИ, выход которого подключен к входу установки триггера признака занятости, выход которого является выходом признака занятостиадаптера, 1-е входы освобожденияпамяти адаптера подключены к входамсброса соответствующих 1-х триггеровзахвата и к входам третьего элемента ИЛИ, выход которого подключенк первому входу шестого элемента ИЛИи к входу установкитриггера призна 93682ка передачи, выход которого является выходом признака передачи адаптера, выход счетчика через одновибра/тор подключен к второму входу шестого элемента ИЛИ, выход которого подключен к входу сброса триггера признака занятости, 1-е входы признака передачи адаптера соединены с входами четвертого элемента ИЛИ, выход которого подключен к входу сброса триггера признака передачи, к второму входу пятого элемента ИЛИ и к входу записи счетчика.Изобретение относится к вычислительной технике и может быть использовано при построении мультипроцессорных ЭВМ и многомашинных вычислительных комплексов. 5Цель изобретения - повьппение про-. изводительности обработки информации за счет обмена информацией через блоки памяти общего доступа.На фиг. 1 приведена функциональная схема устройства для связи процессоров в составе вычислительной систеж; на фиг, .2 и 3-блок синхронизации и временные диаграммы его работы; на фиг. 4 - блок памяти; на фиг. 5 -15 пример реализации блока вывода сигналов управления.Устройство для связи процессоров (фиг. 1 3 содержит и процессоров 1 с каналами 2 ввода-вывода, ш блоков .3 памяти, ш адаптеров 4, блок 5 синхронизации, регистр 6 состояний, и буферных регистров. 7 кода управления, блоки 8 вывода сигналов управ: 25 ления, причем каждый адаптер 4 включает в себя с первого по пятый эле.- юнты ИЛИ 9-13, триггер 14 признака передачи, элемент И 15, счетчик 16, одновибратор 17, шестой элемент ИЛИ 18, триггер 19 признака занятости, и триггеров 20 захвата, и коммутаторов 21. Основным функциональным эиомен-.том блока 5 синхронизации являетсякольцевой счетчик, построенный набазе сдвигового регистра 22, выход которого связан с входом, содержащий и (по числу процессоров 1 всистеме) разрядов, к каждому изкоторых подключен формирователь 23.В один из разрядов сдвигового регистра 22 при включении питания заносится логическая единица, в остальные разряды - логический ноль.Циклический сдвиг информации в регистре 22 осуществляется импульсами тактового генератора 24, чтообеспечивает формирование на выходах блока 5 синхронизации последовательности тактовых сигналов, распределение которых во временииллюстрирует фиг. 3 (например, и 8),Блок 3 памяти (д=11 ш) . подклюЧается к каналам 2ввода-вывода (1=1,п) при помощи коммутаторов21 , каждый иэ которых включаетвсебя набор шинных формирователей25, а блок 3, содержит по числу раз"рядов К информационного слова элементы 261-26 памяти, селектор 27адреса, состоящий из регистра 28адреса, блока 29 сравнения адресови триггера, 30, регистр 31 адресаслова, с первого по третий элементыИ 32-34,.элемент ИЛИ 35, элемент.36 задержки, четвертый элемент И 37.Блок 8 вывода сигналов управления фиг. 5) содержит блок 38 согласования (на шинных формирователях ), селектор 39 адреса, элементИ 40, регистр 41, элемент 42. задержки, формирователи: 431-43 к им- пульсов682триггеров 19 и 14 соответственнопризнака занятости и признака передачи адаптеров 4-4 эа кажцым изкоторых в регистре 6 закрепленопо два разряда (первый - эа признаком занятости, второй - за признаком передачи ). Наличие логическихнулей в обоих разрядах, закрепленных за х-м (х 1,ш) адаптером 4,свидетельствует о том, что соответствующий -й блок 3 памяти свободендля записи. Если оба разряда находятся в состоянии логической единицы, это свидетельствует о том, чтосоответствующий блок памяти содержит информацию, адресоваиную другому процессору, а не тому, в который поступает тактовый сигнал. Еслитолько первый из разрядов находится в состоянии логической единицы,это является признаком занятостисоответствующего блока памяти обменом с другим процессором. Если всостоянии логической единицы находится только второй разряд, этоявляется признаком того, что соотвествующий блок памяти содержитинформацию, адресованную данномупроцессору,В зависимости от перечисленныхвариантов содержимого регистра 6состояния возможны следующие режимы обмена процессора информацией сблоками памяти.Режим "Запись-чтение". В этотрежим обмена процессор 1 вступаетпри наличии незанятых блоков,памяти (состояние логического нулясоответствующих разрядов регистра 61,при необходимости расширенияобъема оперативной памяти данногопроцессора или при возиикновеницпотребности в хранимой в этом блоке информации (например, общейдля всей системы библиотеки подпрограмм ). При этом процессорможет "захватить" от одного донескольких блоков памяти. Пусть таким свободным блоком памяти является первый блок 3 памяти, а тактовыйсигнал поступает в первый процессор1, которому требуется расширениеоперативной памяти. По тактовомусигналу процессор 1, посыпает вблок 8 коц, по которому на первомвыходе первой группы его выходовформируется импульс захвата, поступающий на первый вход триггера20 первого адаптера 41. Триггер 3 1193Устройство работает следующим образом.В системе одновременно реализуется несколько (по числу процессоров вычислительных процессов, связан 5 ных либо со сбором и обработкой измерительной информации, либо с решением задачи, представленной в виде последовательно-параллельного алгоритма. Например, в информационно-измерительной системе один из процессоров (ЭВМ ) может выполнять текущий сбор, допусковый контроль технологических или электрофизиологических сигналов, а также формирова 15 ние их массивов, другой процессор осуществляет первичную обработку сформированных ранее первым процессо-. ром массивов данных ( выделение информационных признаков, перекомпоновку данных с привязкой к базовому времени ), а третий процессор выпол.ф няет статическую обработку перекомпо,нованных,массивов данных, вычисление и вывод для визуального отоб-ражения обобщенных показателей состояния,контролируемого объекта.Связь между процессорами (ЭВМ ) осуществляется по информации, имеющей зачастую значительный объем.30 При этом каждый процессор (ЭВМ ) оснащается необходимым объемом "индивидуальной" оперативной памяти, требуемым набором устройств ввода-вывода и отображения информации (нд фиг. 1 не показаны ). Передача информации между процессорами осуществляет-, ся по принципу "почтового ящика , в качестве которого используются доступные для всех процессоров 1 -1 блоки 3 -Зп,.40Динамическое распределение блоков памяти 3-3 между процессорами осуществляется по тактовым сигналам блока 5 синхронизации, формируемым циклически и поочередно на 2-(и+1)-м выходах данного блока с периодом 7 который может быть равен среднему для всей вычислительной системы значению промежутка времени между соседними. обращениями процессоров к блокам памяти.По тактовому сигналу с Ц+1)-го выхода (3=1,п) блока 5, поступающему через канал 23 в 3-й процессор 13, последний прерьуает свою работу, 55 считывает и анализирует содержимое регистра 6 состояния. Содержимое регистра 6 определяется состоянием35 5 1193620 ,переключившись, подключает при1 фпомощи коммутатора 21 блок Зпамяти к каналу 2 ввода-вывода процессора 1, обеспечивая тем самымвозможность двустороннего обмена5информацией между ними.Импульс захвата одновременно,поступает через второй 1 О и пятый13 элементы ИЛИ на вход установкитриггера 19, который, переключившись, 10подает в регистр 6 состояния признакзанятости блока 3 памяти, которыйсохраняется вплоть до окончания обмена информацией между процессором 1и блоком 3 памяти. По окончании обмена процессор 1 посылает в блок8 код, по которому на первом выходевторой группы его выходов формируется импульс освобождения памяти, поступающий на вход сброса триггера 20,который, переключившись, отключаетпри помощи коммутатора 21 блок 31памяти от канала 2, процессора 1Одновременно импульс освобожденияпамяти поступает через третий 11 и 25шестой 18 элементы ИЛИ на вход сброса триггера 19 признака занятости,который, переключившись, передает врегистр 6 состояния системы признакосвобождения блока 3 памяти.30Количество одновременно подключаемых к данному процессору 1 блоков3. памяти определяется отведеннымдля такого подключения полем адресов процессора.Режим "Передача", Этот режим обмена отличается от указанного тем,что по завершении заполнения данными "захваченного" блока 3 памятипроцессор 1 адресует данный блок.памяти определенному другому процессору.Адресация осуществляется припоступлении очередного тактовогосигнала в процессор 1, по которому он через буферный регистр 7 ипервый элемент ИЛИ 9 первого адаптера 4 выдает относительный адресдополнительный код числа, равногоместу адресуемого процессора относительно данного в данном примерепервого ) адресующего процессора,Этот код поступает на информационныевходы счетчика 6. Затем процессор1 в блок 8, выдает код, по которому формируется импульс освобоядения блока памяти, отключающий блокпамяти 3 от процессора 1 . Последний выдает в блок 8 код, по которо 82 бму формируется импульс передачи, поступающий через четвертый элемент ИЛИ 12 на вход сброса триггера 14 1признака передачи, который, переключившись, передает в регистр 6 состояния системы признак передачи информации записанной в блок 3 памяти. Одновременно импульс передачи с выхода четвертого элемента ИЛИ 12 поступает через пятый элемент ИЛИ 13 на вход установки триггера 19 признака занятости и вход записи счетчика 16. Триггер 19,переключившись, передает в регистр 6 состояния признак занятости блока 3 памяти.По сигналу, поступившему на вход записи счетчика 16, в него заносится дополнительный код относительного адреса процессора-получателя информации. При этом на выходе счетчика 16 появляется сигнал ненулевого состояния, который открывает первый элемент И 15 для прохождения тактовых импульсов с первого выхода блока 5 синхронизации на счетный вход счетчика 16.Прохождение тактовых импульсов с первого выхода блока 5 синхронизации на вход синхронизации счетчика 16 продолжается до его обнуления, что происходит одновременно с моментом поступления тактового сигнала прерывания работы адресуемого процессора, При этом сигнал обнуления счетчика 16 поступает на вход первого элемента И 15 и вход одновибратора 17, Элемент И 15 запирается, и поступление тактовых импульсов на вход синхронизации счетчика 16 прекращается. На выходе одновибратора 17 формируется импульс, который через шестой элемент ИЛИ 18 поступает на вход сброса триггера 19 признака занятости, Триггер 19, переключившись, снимает признак занятости блока 3 памяти оставляя неизменным признак передачи ), поэтому адресуемый процессор 1 распознает, что содержащие.ся в блоке 3 памяти данные предназначены ему,и переходит к обмену информацией с ним в,режиме "ЗаписьчтениеиРежим "Резервирование". Этот режим отличается-от режима Передача" , тем, что в счетчик 16 заносится дополнительный код числа процессоров 1 в вычислительной системе. Это означает, что данный процессор 1 адресУет содержащуюся в блоке 3 памяти информацию самому себе, т.е. резервирует блок 3 памяти для себя, Такой режим используется тогда, когда необходимо временно вместо данного блока 3 памяти (на то же поле адресов) подключить к процессору 1 другой блок 3 памяти.Обмен информацией между процессором 1 и блоком 3 памяти осуществлятся через канал 2 ввода- вывода при помощи коммутатора 21 (фиг, 4). Включение коммутатора 21 выполняется по сигналу с выхода соответствующего триггера 20, поступающему на входы выбора кристалла (ВК) шинных формирователей 25. По этому сигналу коммутируются шины В с шинами С шинных формирователей 25, что обеспечивает возможность вывода информации из канала 2 в блок 3. Процессор выдает сначала ацресяую часть сообщения, состоящую из адреса блока памяти и адреса слова, которые через канал 2 и коммутатор 21 поступают соответственно на входы селектора 27 адреса и регистра 31 адреса слова. Затем из процессора 1 выдается сигнал синхронизации активного устройства СИА, поступающий в селектор 27 адреса на вход синхронизации триггера 30, на вход установки которого поступает сигнал с выхода блока 29 сравнения адресов, равный логической единице в том случае, если выданный из процессора 1 адрес блока памяти совпадает с хранящимся в регистре 28 адресом данного блока памяти. Если это происходит, то триггер 30 устанавливается в состояние логической единицы и на его выходе (выходе селектора 27 адреса ) формируется сигнал, поступающий на входы выбора блока памяти (ВБ ) и подготавливающий элементы 261 -26 р памяти к приему или выдаче информации. Одновременно сигнал с выхода селектора 27 адреса подготав ливает к прохождению сигнала первый 32, третий 34 и четвертый 37 элементы И.Сигнал с выхода блока 29 сравнения адресов поступает также на стробирующий вход регистра 31 адреса слова, осуществляя запись в него адресной части данных, указывающей адрес слова, размещенного в элементах 26 -26 памяТи. Параллельный код этого адреса с выхода регистра 31 адреса слова,поступает на адресные входы (АД).элементов 261-26 я памяти.Если процессор 1 выполняет записьинформации в блок 3 памяти, то он 5через канал 2 ввода-вывода икоммутатор 21 выдает код слова информации,сопровождаемый сигналом "Выводкоторый пЬступает на входы записиинформации (ЗП) всех элементов 26-26памяти. Информационное слово поступает поразрядно на информационныевходы элементов 261-26 памяти изаписывается в них по адресу, установленному на их адресных входах.(ЛД ), Тактирование записи по входуТ элементов 261-26 памяти осуществляется сигналом, формируемым на выходе четвертого элемента И 37 посовпадению сигналов. выбора блокапамяти Вывод" и СИА с задержкойотносительно сигнала ".Вывод", определяемой элементом 36 задержки. Сигнал с выхода последнего одновременно через открытый второй элемент И33 поступает на вход выбора шины(ВШ ) шинных формирователей 25 коммутатора 21 и один из разрядов шины А. По сигналу на входах ВШшинные формирователи подключают 30шины ввода-вывода В к шинам вводаА, и сигнал с выхода четвертогоэлемента И 37 поступает через канал2 в процессор 1 в качестве сигналасинхронизации пассивного устройстваСИП, подтверждающего нормальное завершение операции обмена.Если процессор 1 осуществляетчтение информации из блока 3 памяти, то он после выдачи адреснойчасти выдает сигнал Ввод, посту О пающий через открытый первый элементИ 32, элемент ИЛИ 35, элемент 36задержки и открытый четвертый элемент И 37 на тактовые входы элементов 261 -26памяти, отсутствие сиг нала "Вывод" на входах ЗП этих элементов переводит их в режим выдачиразрядов информационного слова (навыходах Я), размещенного в них по указанному адресу, С выходов Я элементов26 -26 памяти К - разрядное информа 1ционное слово поступает на шины А шинных формирователей соответствующегокоммутатора 21.Сигнал с выхода элемента 36 задержки через открытый второй 55 элемент И 33 поступает на входы ВШшинных формирователей 25 коммутатора 21, переводя его в режимвывода информации, выставленной на шинах, 1193682 10А, через шины В в канал 2 ввода-вывода соответствующего процессора 1. Одновременно этот сигнал поступает через коммутатор 21 в процессор в качестве сигнала СИП, Этим завершается операция ввода в процессор 1 выбранного слова информации из блока 3 памяти.На фиг, 5 приведен пример технической реализации блока 8 вывода сигналов управления. Блок 38 согласования построен аналогично коммутатору 21 и отличается только подключением входов выбора .кристалла (ВК ) на нулевой потенциал, что обеспечивает готовность блока 38 согласования к выводу информации через канал 2 ввода-вывода из процессораСначала выдается адресная часть, :одержащая код адреса блока 8. Этот код поступает на вход селектора 39 адреса и сопровождается сигналом СИА. На выходе селектора 39 адреса появляется сигнал выбора блока, открывающий элемент И 40.Затем выдается информационное .слово, поступающее на установочные входы регистра 41 и сопровождаемое сигналом "Вывод", который через открытый элемент И 40 поступает на вход установки:в ноль. регистра 41 и через элемент 42 задержки на стробирующий вход регистра 41, осуществляя запись в него выданного из процессора кода информационного слова При этом на выходах формирователей 43 -43 подключенных к тем разряКфдам регистра 41, в которые заносится код логической единицы, формируются импульсы, поступающие на выход блока 8, Число разрядов регистра 41 соответствует требуемому числу командных импульсов, а выдаваемый код определяет всевозможные комбинации их одновременного формирования,Аналогично может быть построени блок 8 вывода сигналов управления(в нем отсутствуют формирователи 43),Селектор 39 адреса и формирователи 431-43 к импульсов блока выводаимпульсных сигналов выполняютсяаналогично селектору 27 адреса(фиг. 4) и формирователям 23 импульсов (фиг. 2) соответственно,10 Регистр 6 состояний строится изфункциональных блоков (блока 38согласования, регистра 41, селектора 39 адреса). Чтение информации изнего осуществляется аналогично чте 15 нию информации из блоков 3 памяти. Установка функциональных блоковсистемы в исходное состояние (обнуление счетчиков 16, установка в ну левое состояние триггеров 19 и 20и в состояние логической единицы триггеров 14 всех адаптеров) не требует дополнительных связей и осуществляФтся программами первона,чального пуска процессоров 1-1 .Примеры технической реализацииосновных функциональных блоков вычислительной системы (фиг. 2-5) носятконкретный характер и ориентированына привязку их к каналу ввода-выводатипа "Общая шина", аналогичному каналу микро-ЭВМ,однако принцийыпостроения самой вычислитедьноймультипроцессорной системы явпяются более общими (фиг. 1) и применимы при использовании других типовпроцессоров или ЭВМ.Таким образом, введеные в состав 40мультипроцессорной вычислительнойсистемы блоки с указанными связямипозволяют существенно увеличить скорость информационного обмена междупроцессорами при передаче большихобъемов данных.45"Патент", г, Ужг Филиал Проектна Тираж 709 ВНИИПИ Государстве по делам изобр 113035, Москва, Ж Подмитета ССоткрытийская наб. ого к ений Рауш