Функциональный преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1108442 Д 1 6 06 Р 7 556 ГОС ПИСАНИЕ ИЗОБРЕТЕНИ АРСТВЕННЫЙ КОМИТЕТ СССРЛАМ ИЗОБРЕТЕИИЙ И ОТКРЫТИЙ Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Ордена Ленина институт кибернетикиим, В, М. Глушкова АН УССР(56) 1, Авторское свидетельство СССР Н 924705,кл. 6 06 Г 7/556, 1980,2. Авторское свидетельство СССР 8 767755,кл, 6 06 Е 7/38, 1978 (прототип).(54) (57) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий первый, второй и третийрегистры сдвига, первый, второй и третий триггеры, первый, второй и третий элементы И иблок управления, состоящий из генераторатактовых импульсов и ключа, причем входысинхронизации первого, второго и третьего регистров сдвига соединены с выходом генератора тактовых импульсов блока управления, о т.личающийся тем,что,сцельюрасширения функциональных возможностейза счет вычисления как логарифмической, таки показательной функций, в него дополнитель.но введены первый и второй сумматоры, ре.гистр коэффициента, регистр аргумента, четвер.тый регистр сдвига, схема сравнения, первыйкоммутатор, четвертый триггер, четвертый, пятый, шестой, седьмой и восьмой элементы И,первьгй, второй и третий элементы ИЛИ, пер.вый и второй элементы задержки, а в блокуправления введены п.разрядный распредели.тель импульсов, генератор одиночных импульсов, второй коммутатор, пятый триггер, девятый элемент И, четвертый элемент ИЛИ, элемент ИЛИ - НЕ и элемент НЕ, причем выходпервого элемента ИЛИ соединен с информационным входом второго регистра сдвига, спервым информационным входом первого ком.мутатора и первым входом первого элемента И, выход которого подключен к первому входу первого сумматора, выход суммы которого соединен с информационным входом первого регистра сдвига, выход которого подключен к второму входу первого сумматора, выход второго регистра сдвига соединен с первым входом второго элемента И, выход которого подключен к первому входу первого элемента ИЛИ, выход третьего регистра сдвига соеди. нен с первым входом третьего элемента И, выход элемента ИЛИ - НЕ блока управления подключен к входу синхронизации схемы срав. пения, выход которой соединен с первым входом четвертого элемента И, выход которо. го подключен к первому входу второго зле. мента ИЛИ, выход которого соединен с вхо.дом сброса первого триггера, выход второго регистра сдвига подключен к входу сброса второго триггера, инверсный выход которого соединен через первый элемент задержки с вторым входом второго элемента И, выход третьего регистра сдвига подключен к входу сброса третьего триггера, инверсный выход ффффф которого соединен через второй элемент эа Фф держки с вторым входом третьего элемента ф,"1 И, выход которого подключен к первому Сф входу третьего элемента ИЛИ, выход которо-го соединен с информационным входом третьего регистра сдвига и вторым информационным входом первого коммутатора, выход которого подключен к первому информационному входу схемы сравнения, выход пятого элемента И соединен с установочным входом второго триггера, выход которого подключен к второму ф входу первого элемента ИЛИ, первый выход второго коммутатора блока управления соединен с установочным входом первого триггера, прямой выход которого подключен к второму входу первого элемента И и первому входу шестого элемента И, выход которого соеди. нен с установочным входом третьего триггера,1108442 прямой выход которого подключен к второму входу третьего элемента ИЛИ, группа выходов п.разрюного распределителя импульсов блока управления соединена с соответствующими вхо дами ретмстров коэффициента и аргумента, вы. ход регистра аргумента подключен к второму информационному входу схемы сравнения, вы. ход регистра коэффициента соединен с первым входом седьмого элементаИ, выход которого подключен к первому входу второго .суммато. ра, выход суммы которого соединен с инфор. мационным входом четвертого регистра сдвига, выход которого подключен к второму входу второго сумматора, выход переноса которого соединен с первым входом пятого элемента И, выход п.го разряда и разрядного распределителя импульсов блока управления подключен к вторым входам пятого и шестого элементов И, ко входу сброса схемы сравнения, к вхо. ду сброса четвертого триггера и первому вхо. ду восьмого элемента И, выход которого соединен с входом установки четвертого триггера, прямой выход которого подключен к второму входу седьмого элемента И, выход четвертого элемента ИЛИ блока управления соединен с входами записи первого, второго и четвертого регистров сдвига, прямой выход пятого триггера блока управления подключен к входу ввода данных второго регистра сдвига, ко второму входу второго элемента ИЛИ и к входу записи третьего регистра сдвига, входы ввода данных первого, третьего и четвертого регистров сдвита соединены с шиной нулевого сигна. Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных устройствах и уст. ф ройствах дискретной автоматики для вычисле. ния показательной или логарифмической функ. ции,Известно устройство для логарифмирования двоичных чисел, содержащее два блока памя. ти, регистры старших и младших разрядов аргумента, три коммутатора, блок деления, 1 О сумматор, выходной регистр результата, два буферных регистра, три сдвигателя и блоксинхронизации 1.Недостатками данного устройства для вычисления логарифмической функции являются сложность реализации и ограниченные функци. опальные возможности, которые не позволяют вычислять показательную функцию. ла преобразователя, выход переноса первогосумматора подключен ко второму входу вось.мого элемента И, выход генератора тактовыхимпульсов блока управления соединен с вхо.дом синхронизации четвертого регистра сдвига, выход девятого элемента И блока управпения подключен к второму входу четвертогоэлемента И,вход задания режима преобразо.вателя соединен с управляющим входом пер.вого коммутатора, причем в блоке управлениявыход генератора тактовых импульсов соединен через элемент НЕ с первыми входамиэлементов ИЛИ - НЕ и девятого элемента И ис входом п-разрядного распределителя импуль.сов, выход п.го разряда которого подключенк второму входу элемента ИЛИ - НЕ и к первому входу четвертого элемента ИЛИ, выход(и)го разряда и-разрядного распределителяимпульсов соединен с вторым входом девятого элемента И, выход которого подключен квходу сброса пятого триггера и входу генератора одиночных импульсов, информационныйвыход которого соединен с входом второгокоммутатора, второй информационный выходкоторого подключен к входу установки пято.го триггера, прямой выход которого соединен с вторым входом четвертого элементаИЛИ, вход начального запуска преобразователя подключен к входу управления ключа, выход которого соединен с управляющим входомгенератора одиночных импульсов, вход заданиярежима преобразователя подключен к управляющему входу второго коммутатора. 3Наиболее близким к предлагаемому является функциональный преобразователь, предназначенный для логарифмирования двоичныхчисел, содержащий генератор импульсов, трирегистра, три элемента И, ключ и блок уп.равления, а также четыре счетчика, управляемый делитель, реверсивный счетчик и элемент2 И - 2 ИЛИ. Блок управления устройства содержит три триггера и два одновибратора с соответствующими связями 2.Недостаток этого устройства заключается вограниченных функциональных возможностях,которые не позволяют вычислить показательную функцию.Цель изобретения - расширение функциональных воэможностей за счет вычислениякак логарифмической, так и показательнойфункций,108442 Поставленная цель достигается тем, что в преобразователь, содержащий первый, второй и третий регистры сдвига, первый, второй и третий триггеры, первый, второй и третий элементы И и блок управления, состоящий из генератора тактовых импульсов и ключа, причем входы синхронизации первого, второго и третьего регистров сдвига соединены с выходом генератора тактовых импульсов блока управления, дополнительно введены первый и второй сумматоры, регистр коэффициента, регистр аргумента, четвертый регистр сдвига, схема сравнения, первый коммутатор, чет. вертый триггер, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, вто. рой и третий элементы ИЛИ, первый и вто. рой элементы задержки, а в блок, управления введены и-разрядный распределитель импульсов, генератор одиночных импульсов, второй коммутатор, пятый триггер, девятый элемент И, четвертый элемент ИЛИ, элемент ИЛИ - НЕ и элемент НЕ, причем выход первого элемента ИЛИ соединен с информационным вхолом второго регистра сдвига, с первым ицформа. ционцым входом первого коммутатора и пер. вым входом первого элемента И, выход ко. торого подключен к первому входу первого сумматора, выход суммы которого соеЛинец с информационным входом первого регистра сдвига, выход которого подключен к второму входу первого сумматора, выхол второго регистра сдвига соединен с первым входом второго элемента И, выход которого цодклю. чен к первому входу первого элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом третьего элемента И, выход элемента ИЛИ - НЕ блока управления подключен к входу синхронизации схемы сравнения, выход которой соединен с первым входом четвертого элемента И, выхол которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с входом сброса первого триггера, выход второго регистра сдвига подключен к входу сброса вто. рого триггера, инверсный выход которого соединен через первый элемент задержки с вторым входом второго элемента И, выход третье- гого регистра сдвига подключен к входу сброса третьего триггера, инвврсный выход которого соединен через второй элемент задержки с вторым входом третьего элемента И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого соеди нен с информационным входом третьего регист. ра сдвига и вторым информационным входом первого коммутатора, выход которого подклю. чеи к первому информационному входу схемы сравнения, выход пятого элемента И соединен с установочным входом второго тригге. ра. выход которого подключен к второмувходу первого элемента ИЛИ, первый выходвторого коммутатора блока управления соели.нен с установочным входом первого триггера, 5 прямой выход которого подключен к второ.му входу первого элемснтаИ и первому входу шестого элемента И, выход которого соелинен с установочным входом третьего триггера,прямой выход которого подключен к второмувходу третьего элемента ИЛИ, группа выходови разрядного распределителя импульсов блокауправления соединена с соответствующими входами регистров коэффициента и аргумента, вы.ход регистра аргумента подключен к второму 15 информационному входу схему сравнения, вы.ход регистра коэффициента соединен с первымвходом седьмого элемента И, выход которогоподключен к первому входу второго сумматора, выход суммы которого соединен с инфор- М мационным входом четвертого регистра сдвига,выход которого подключен к второму входувторого сумматора, выход переноса которогосоединен с первым входом пятого элементаИ, выход п.го разряда п.разрядцого распреде лителя импульсов блока управления подключен к вторым входам пятого и шестого эле.ментов И, к входу сброса схемы сравнения,к входу сброса четвертого триггера и перво.,му входу восьмого элемента И, выход кото рого соедицец с входом установки четвертоготриггера, прямой выход которого подключенк второму входу седьмого элемента И, вы.ход четвертого элемента ИЛИ блока управления соединен с входами записи первого,второго и четвертого регистров сдвига, пря.мой выход пятого триггера блока управления подключен к входу ввода данных второ.го регистра сдвига, к второму входу второго элемента ИЛИ и к входу записи третье.го регистра сдвига, входы ввода данныхпервого, третьего . и четвертого регистровсдвига соединены с шиной нулевого сигнала преобразователя, выход переноса. первогосумматора подключен к второму входу 45 восьмого элемента И, выход генератора так.товых импульсов блока управления соединен с входом синхронизации четвертого регистра сдвига, выход девятого элемента Иблока управления подключен к второму входучетвертого элемента И, вход задания режима преобразователя соединен с управляющимвходом первого коммутатора, причем в бло.ке управления выход генератора тактовыхимпульсов соединен через элемент НЕ с пер.55выми входами элементов ИЛИ - НЕ и девя-того элемента И и с входом и-разрядногораспределителя импульсов, выход и-го разояда которого подключен к второму входуэлемента ИЛИ - НЕ и к первому входу четвертого108442 Ь С помощью коммутатора 50, регистра 1 Оаргумента, который может быть выполненв виде и-разрядного клавиппгого переключа.теля, набирают дополнительный двоичныйкод отрицательного значения аргументадля вычисления показательной функции либо прямой, двоичный код положитель.;ного значения аргумента для вычисления ло.гарифмической функции. Коммутатор 50 подключает в единичных разрядах соответствующие выходы распределителя 31 импульсовк входам элемента ИЛИ 51, на выходе которого формируется последовательный и-раз.рядный двоичный код набранного значенияаргумента.Аналогичным образом с помощью регистра 11 коэффициента задают двоичный кодкоэффициента 8 исг, где а определяет за.данный вид показательной =о" или логарифмической 9:6 о х функций.В исходном состоянии коммутатором 33блока 8 управления подключают выход генератора 32 одиночных импульсов к Я-входутриггера 35. Датем с помощью ключа 34(например, кнопочного переключателя) запус.кают генератор 32 одиночных импульсов,на вход которого поступает последовательность импульсов с выхода элемента И 38,которая формируется из инвертированных30элементов НЕ 39, тактовых импульсов исигналов (и)-го выхода распределителя31 импульсов,Выходной сигнал генератора 32 одиночных импульсов устанавливает . триггер 35 вединичное состояние, в котором он находится до следующего импульса, действующегона выходе элемента И 38. Единичный сигнал прямого выхода триггера 35 поступает по шине 46 на пятый выход блока 8управления и далее на вход ввода данных40 регистра 2 сдвига, вход записи регистра 3сдвига и через элемент ИЛИ 17 на входсброса триггера 12, сбрасывая его в нуле.вое состояние, Одновременно единичныйсигнал триггера 35 через элемент ИЛИ 36по шине 44 поступает на третий выходблока 8 управления и далее на входы записи регистров 1, 2 и 4 сдвига, Так каквходы ввода данных регистров 1, 3 и 4сдвига соединены с нулевой шиной преоб.50 разователя, то под действием тактовых им пульсов первого выхода блока 8 управленияв разряды регистров 1, 3 и 4 сдвига записываются нулевые коды. Поскольку на вход,5 1элемента ИЛИ, выход (и).го разряда и-раэрялного распределителя импульсов соединен свторым входом девятого элемента И, выход которого подключен к входу сбросапятого триггера и входу генератора одииоч.ных импульсов, информационный выход которого соединенс входом второго комму.татора, второй информационный выход которого подключен к входу установки пятоготриггера, прямой выход которого соединенс вторым входом четвертого элемента ИЛИ,вход начального запуска преобразователяподключен к входу управления ключа, выходкоторого соединен с управляющим входомгенератора одиночных импульсов, вход задания режима преобразователя подключен куправляющему входу второго коммутатора.На фит, 1 изображена структурная схема функционального преобразователя; нафиг. 2 - структурная схема блока управления,Функциональный преобразователь содержитпервый - четвертый регистры 1 - 4 сдвига, первый и второй сумматоры 5 и 6, первыйкоммутатор 7, блок 8 управления, схему 9сравнения, регистр 10 аргумента, регистр11 коэффициента, первый - четвертый Я-триг.геры 12 - 15, первый, второй и третий элементы ИЛИ 16, 17 и 18, первый - восьмойэлементы И 19 - 26, первый и второй элементы 27 и 28 задержки, вход 29 заданиярежима преобразователя.Блок управления (фиг. 2) содержит генератор 30 тактовых импульсов, и.разрядныйраспределитель 31 импульсов, генератор 32одиночных импульсов, второй коммутатор33, ключ 34, пятый 5-триггер 35, четвертый элемент ИЛИ 36, элемент ИЛИ - НЕ 37,девятый элемент И 38, элемент НЕ 39, вход40 задания режима блока управления, вход4 начального запуска преобразователя, пер.вая в восьм шины 42 - 49 выходов блока 8управления.Регистр 10 аргумента (фиг. 2) содержиткоммутатор 50, элемент ИЛИ 51 и выход52. Регистр 11 коэффициента имеет одинаковую структуру с регистром 10 аргумента.Функциональный преобразователь работаетследующим образом,Генератор 30 тактовых импульсов блока 8 управления вырабатывает последовательность импульсов, из которых распределитель 31 импульсов на и каналов, где и - количество разрядов регистров 1 - 4 сдвига, формирует последовательности импульсов длительностью 7: 1/Е, где Е - тактовая частота генератора 30, с периодом Т:и,. сдвинутые одна относительно другой на время Т ввода данных регистра 2 поступает единичный сигнал в течение и тактов с пятого выхода блока 8 управления, под действием тактовых импульсов первого выхода блока 8 управления во все разряды регистра 2 сдвиганпя, Выходной импульс генератора 32 одп.ночньх импульсов поступает с ч".твертоговыхода блока 8 управления на информаци.онный вход триггера 12, устанавливая его вединичное состояние, в котором сигнал иря.мого выхода триггера 12 снимает блокировку элементов И 9 и 24.После установки триггера 12 в единичноесостояние первый импульс последовательности,синхронизирующей и-е такты работы преоб.разователя, поступает с шестого выходаблока 8 управления через элемент И 24на информационный вход триггера 14 и устанавливает его в единичное состояние, Единичный сигнал прямого выхода триггера 14через элемент ИЛИ 18 поступает на инфор.мационный вход регистра 3 сдвига, во всеразряды . которого под действием тактовыхимпульсов записываются единипые коды,что соответствует дополнительному кодуединицы младшего разряда,Второй импульс последовательности шесто.го выхода блока 8 управления поддержива.ет триггер 14 в единипюм состоянии в те-чение очередного и-го такта, что обеспечивает запись в и-й разряд кода регистра 3сдвига единичного сигнала отрицательногознака. В следующем такте единичный сигналпервого разряда коца, сдвигаемого с выхода регистра 3, сбрасывает триггер 14 в нулевое состояние. Элемент 28 задержки на тактподдерживает на выходе в течение этого так.та нулевой сигнал инверсного выхода триггера 14 его предыдущего состояния, чтообеспечивает блокировку элемента И 21 истирание единицы в первом разряде кода,сдвигаемого с выхода регистра 3 сдвига,так как на первом и втором входах элемента ИЛИ 18 действуют нулевые сигналывыхода элемента И 21 и прямого выходатриггера 14. К моменту сдвига с выходарегистра 3 второго разряда кода на выходе элемента 28 задержки устанавливаетсяединичный сигнал, который снимает блокировку элемента И 21, что обеспечивает подключение выхода регистра 3 сдвига к егоинформационному входу через элементыИ 21 и ИЛИ 18. Таким образом, послевторого шага вычислений в регистре 3 сдвига формируется дополнительный двоичныйкод 11110, На последующих шагах в регистре 3 сдвига формируется аналогичнымобразом дополнительный двоичный код от.рицательного значения аргумента показательной функции или отрицательного значения логарифмической функции.Рассмотрим процесс формирования кодовв регистрах 1 и 2 сдвига с момента установки триггера 12 в единичное состояние. 7 1108442 8записываются единичные коды. В процессесдвига с выходов регистра 2 и 3 информации, сформированной в результате предшест.вующей работы устройства, триггеры 13 и 14устанавливаются в пулевое состояние, таккак элементы И 23 и 24 блокированы нулевыми сигналами второго выхода сумматора6 и прямого выхода триггера 12 соответствен.но. Тритгер 15 сбрасывается в ноль сигналами шестого выхода блока 8 управления.Таким образом, в исходном состоянии врегистрах 1, 3 и 4 сдвига содержится вовсех разрядах нулевой код, а в регистре 2сдвига - единичный код во всех разрядах,кроме старшего и -го,так как после сбросатриггера 35 на входе ввода данных регистра 2 сдвига действует нулевой сигнал, а навход записи регистра 2 сдвига в каждоми-м такте поступает через элемент ИЛИ 36единичный сигнал и.го выхода распределителя. 31 импульсов. По этой же причине ви-м разряде кода, формируемого в процес.се вычислений в регистрах 1 и 4 сдвига,всегда записан ноль,После установки преобразователя в исходное состояние коммутатором ЗЗ подключаютвыход генератора 32 одиночных импульсовк шине 45, которая соединена с информационным входом триггера 12. Затем коммутатором 7 устанавливают режим работы преЗОобраэователя. Коммутатор 7 подключает первый информационный вход схемы 9 сравнения к выходу элемента ИЛИ 18 в режимевычисления показательной функции либо квыходу элемента ИЛИ 16 в режиме вычисления логарифмической функции. Управлениекоммутатором 7 осуществляется подачей сигнала логического нуля или единицы на вход29 задания режима преобразователя,Управление коммутатором 33 и ключом34 блока 8 управления осуществляется пода-. 4 Очей сигнала логического нуля или единицына вход 40 задания режима блока управления и на вход 41 начального запуска преобразователя соответственно,В режиме вычисления функции х:сг" от 45начальных условий :1, х: 0 в регистрах2 и 3 сдвига формируются двоичные кодыфункции и аргумента соответственно. В режиме вычисления функции У=Ролихот начальных условий з= О, хо= двоичные коды 50функции и аргумента формируются в регист.рах 3 и 2 сдвига соответственно. Рабо 1 апреобразователя в режимах вычисления показательной и логарифмической функций аналогична. 55Запуск процесса вычислений осуществляется ключом 34, который запускает генератор32 одиночных импульсов блока 8 управле10 10 20 35 40 45 50 55 9 110В это время единичный ситнал инверсноговыхода триггера 13 через элемент 27 задержки на такт Лействуег на втором входеэлемента И 20, а на первом входе элемен.та ИЛИ 16 действует нулевой сигнал прямого выхола триггера 13. Начальный двоичный код 01111 сдвигается с выхода регистра 2 через элементы И 20 ИЛИ 16 иИ 19 на второй вход сумматора 5 и спервого выхода суммы поступает на инфор.мационный вход регистра 1 сдвига и запи.съвается в него за время тактов под действием тактовых импульсов первоге выхода блока 8 управления. В следуюцие итактов (навтором шаге вычислений) напервый вход сумматора 5 с выхода регистра 1 сдвигается двоичный код О 1 11, а на вто.рой вход сумматора 5 поступает с выхода регистра2 сдвига через элементы И 20, ИЛИ 16 иИ 19 такой же двоичный код 01111.В результате суммирования последовательнымдвоичным сумматором 5 на его втором выходе формируется сигнал переноса в и-йразряд, который приведет к срабатываниюэлемента И 26 в момент и-го такта. Триггер 15 устанавливается в единичное состояние и поддерживается в нем в течение итактов,Последовательный двоичный код коэффициента Ь 3, действующий на выходе регистра 11 коэффициента, в течение и тактовзаписывается, начиная с младшего разряда,через элемент И 25 и сумматор б в регистр4 сдвига под действием тактовых импульсовпервого выхода блока 8 управления. Еслина следующем шаге вычислений сигнал переноса в и-й разряд на втором выходе сумматора 5 отсутствует, трцггер 15 возвратится в нулевое состояние сигналом шестоговыхода блока 8 управления.В случае действия сигнала переноса ви-йразряд на втором выходе сумматора 5триггер 15 сохраняет единичное состояниев течение следующих и тактов и на первом выходе сумматора 6 формируется сумма двоичных кодов, сдвигаемых, начиная смладшего разряда, с выхода регистра 4 сдвига ис выхода регистра 11 коэффициента. Последовательный двоичный код суммы с первого выхода сумматора б записьвается в регистр 4 сдвига под действием тактовыхимпульсов первого выхода блока 8 управления.Если на втором выходе сумматора 6 формируется сигнал переноса в и-й разряд, тоэлемент И 23 срабатывает и триггер 13 устанавливается в единичное состояние иа и.м такте те 1 сутцего шага вычислений, в котором на входе записи регистров 1, 2 и 4 сдвига действует импульс с третьего выхола блока8 управления, блокирующий запись елиничного сигнала в и-е разряды кодов регистров1, 2 и 4 сдвига. Триггер 13 сбрасываетсяв нулевое состояние единичным сигналомпервого разряла кода, сдвигаемого с выходарегистра 2. Элемент 27 задержки на тактполдерживает на выходе в течение тактанулевой сигнал инверсного выхода триггера13 его предыдущего состояния, что обеспечивает блокировку элемента И 20 во время сдвига первого разряда кода с выходарегистра 2 сдвига, На первом и второмвходах элемента ИЛИ 16 действуют нулевые сигналы прямого выхода триггера 13и выхода элемента И 20 соответственно, Нулевой сигнал выхода элемента ИЛИ 16 обес. печивает запись нуля в первом разряде кода, сдвигаемого в регистр 2. К .моментусдвига с выхода регистра 2 второго раз.ряда кода на выходе элемента 27 задержкиустанавливается единичный сигнал, которыйоткрывает элемент И 20. Таким образом,остальные разряды кода, начиная с второго разряда, поступают с выхода регистра 2 сдвига на его информационный вход через элементы И 20 и ИЛИ 16 без изменения. В регистр 2 сдвига записывается двоичный кол 011110, который также с выхода элемента ИЛИ 16 через элемент И 19 по 30 ступает на первый вход сумматора 5, на второи вход которого сдвигается содержимое регистра 1 сдвига, Дальнейшие вычисления выполняются аналогичным образом, причем за время и тактов производится каждый последующий шаг вычислений.В процессе вычислений на каждом шаге вычислений схема 9 сравнения выполняет сравнение последовательных двоичных кодов, поступающих на ее информационные входы, В конце каждого шага вычислений схема 9 сравнения возвращается в исходное состояние импульсом шестого выхода блока 8 управления.В режиме вычислений показательной функции вычисления выполняются до тех пор, пока на выходе элемента ИЛИ 18 не сформируется дополнительный последовательный двоичный код аргумента, который равен заданному на коммутаторе 50 регистра 10 значению аргумента. В этом случае срабатывает схема 9 сравнения, на выходе которой формируетея единичный сигнал, открьвающий элемент И 22. Импульсный сигнал седьмого выхода блока 8 управления проходит через элементы И 22 и ИЛИ 17 на информационный вход триггера 12 и сбрасывает его в нулевое состояние, в которомсигнал его прямого выходаблокирует элементы И 19 и 24. В регистрах 2 и 3сдвига фиксируются динамическим способомдвоичный .код показательной функции и дополнительный код отрицательного значенияаргумента соответственно,В режиме вычисления логарифмическойфункции вычисления выполняются до техпор, пока на выходе элемента ИЛИ 16не сформируется двоичный код аргумента,который равен заданному в регистре 10значению аргумента. В этом случае анало.гичным образом срабатывает схема 9 сравнения, триггер 12 сбрасывается в нулевое состояние, элементы И 19 и 24 блокиру.ются сигналом прямого выхода триггера 12,а в регистрах 3 и 2 сдвига формируютсядинамическим способом дополнительный код 5 отрицательного значения логарифмическойфункции и прямой код положительногозначения аргумента соответственно.Технико. экономическая эффективностьизобретения по сравнению с базовым устрой ством заключается в расширении функцио.нальных воэможностей путем вычисленияпоказательных функций М о " для заданного значения параметра о1108442 Составитель А. ЮуляповТехред С,Мигунова Корректор О, Тигор Редактор Л. Алексеенко Заказ 5866(35 Тираж 699 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5Подписное Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4