Устройство для распределения заданий процессорам
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциапистическикреспублик и 1976442(23)Приоритет Ваударстванвб квинтетСССР ао двлаи нзебретеннй н вткрытнйДата опубликования описания 26.11.82(7) Заявител 4) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИ ЗАДАНИЙ ПРОЦЕССОРАМ Изобретение относится к вычислитель,ной технике и может быть использованов многопроцессорйых системах для обра.ботки цифровой информации.Известно устройство для сопряженияпроцессов, содержащее блок коммутации,блок настройки, блок управлений и блокпередачи, объединенные между собой внутренними шинами и предназначенное длясопряжения отдельных ЭВМ в единую однородную вычислительную систему 1.Недостатком указанного устройстваявляется его существенная сложность исравнительно невысокая производительностьНаиболее близким к изобретению потехнической сущности и достигаемому результату является устройство для распределения заданий процессорам, содержащееИ процессоров, регистр сдвига, регистрготовности процессоров, первый блок изгрупп элементов И и первый блок из Игрупп элементов ИЛИ 2,Недостатком устройства является низкая производительность, являющаяся след 2станем простоев в работе устройства вслучае, когда число свободных от работыпроцессоров меньше требуемого количества.Целью изобретения является увеличе ние пропускной способности устройства.Поставленная цель достигается тем,что в устройство для распределения заданий процессорам, содержащее регистр готовности процессоров, регистр сдвига, тО первую группу из И блоков элементов И(где б - число процессоров) и первуюгруппу из элементов ИЛИ, причем, прямыевыходы регистра готовности процессоровсоединены с первыми входами соответсчвукицих блоков элементов И первой группы, выходы которых соединены с соответствующими выходами группы информационных выходов устройства и с входами соответствующих элементов ИЛИ первойгруппы, выходы которых соединены с груй:пой входов сброса регистров готовностипроцессоров, группа информационных входов которого соединена с группой входо 13.9764 готовности устройства, введены кодовый селектор, вторая группа из 1 блоков элементов И, вторая группа из И элементов ИЛИ, элемент И, причем первые входы каждого блока элементов И второй груп- % пы соединены с первыми входами одноименных блоков. элементов первой группы И выходы каждого блока элементов И второй группы - с соответствующими выходами группы информационных выходов 1 г устройства и с входами соответствующих элементов ИЛИ второй группы, выходы которьи.соединены с группой входов сброса регистра готовности процессоров, инверсный выход каждого 4-го (= 1 И) раз-ряда регистра готовности процессоров со-, единены с вторыми входами (1+1)-го блока элементов И первой и второй групп, второй вход первого блока элементов И и третьи входы остальных блоков элементов И первой группы соединены с первым вы ходом кодового селектора, второй вход первого и третьи входы остальных блоков элементов И соединены с вторым вьиодом кодового селектора, первый вход кбторого25 соединен с адресным входом устройства второй вход кодового селектора соединен .с числовым входом устройства, группа входов кодового селектора соединена с . группой выходов регистра сдвига, вход которогосоединен с тактовым входом устройства, сигнальный выход устройства соединен с выходом элемента И, входы которого соединены с прямыми выходами регистра готовности процессоров. 35Кроме того, кодовый селектор содержит 2 И регистров и треугольную матрицу элементов сравнения размерности (у- -1)и), гдето= ), каждыйэлемент сравнения которой в свою очередь 40 содержит схему сравнения и два блока элементов И, причем первый вход каждого регистра, соединен с первым входом кодового селектора, второй вход каждого регистра соединен с вторым входом кодо 4вого селектора, первый вьиод первого регистра соединен с первым входом каждойсхемы сравнения первой строки треуголь-,ной матрицы элементов сравнения,а первые выходы каждого 1-го регистра, начиная с второго, соединены с первымвходом каждой схемы сравнения 1-ой стро ки треугольной матрицы элементов сравнения и к второму входу каждой схемы сравнения -го столбца треугольной мат- М рицы элементов сравнения, выход схемы сравнения каждого элемента сравнения треугольнои матрицы элементов сравнения соединен с первыми входами обоих блоков элементов И своего элемента сравнения треугольной матрицы элементов сравнения, вторые входы которых соеди иены между собой и с соответствующим входом группы входов кодового селектора, вторые вьиоды первого регистра соединены с третьими входами каждого первого блока элементов И первой строки треугольной матрицы элементов сравнения, а вторые выходы каждого 4-го регистра начиная с второго, соединены с третьими входами каждого первого блока элементов И 1 -ой строки треугольной матрицы элементов сравнения и с третьими выходами каждого второго блока элементов И 1-го столбца треугольной матрицы элементов сравнения, выходы первых блоков элементов Ц каждой строки треугольной матрицы элементов сравнения соединены с первым выходом кодового селектора, выходы вторых блоков элементов И каждой строки треугольной матрицы элементов сравнения соединены с вторым выходом кодового селектора.На фиг. 1 приведена структурная схема устройства для распределения заданий процессорам; на фиг. 2 в . структурная схема кодового селектора. Устройство содержит регистр 1 готовности процессоров, группы блоков элементов И 2 и 3, группы элементов ИЛИ 4 и 5, регистр 6 сдвига, кодовый селектор 7, элемент И 8, тактовый вход 9 устройства, сигнальный выход 10 устройства, адресный вход 1 1 устройства, числовой вход 12. устройства, выходы 13 и 14 кодового селектора 7, группу информационньи выходов 15 устройства, группу входов 16 готовности устройства, группу вхо. дов 17 кодового селектора 7.Кодовый селектор содержит регистр 18, треугольную матрицу 19 элементов сравнения. Элементы 20 сравнения матрицы 19 содержат схему 21 сравнения, блоки 22 и 23 элементов И.Принцип работы устройства основан на предварительном формировании заданий процессорам, заключающемся в том, что все множество операндов, предназначенное для решения в данном цикле вычислений, при помощи кодового селектора 7 разбивается по общему адресному признаку на пары операндов, взаимодействующих между собой. Последующее распределение полученных таким образом,пар операндов по процессорам производится по мере готовности процессоров к работе, причем каж42 бра 7 равно максимальному числу пар операндов, участвующих в работе,Таким образом формируется задание наработу процессорам в данном цикле вычислений.Распределение заданий процессорамосуществляется по готовности процессоров, которая регистрируется соответствующими разрядами регистра 1. Информацияо готовности процессоров записывается врегистр 1 сигналами готовности, подаваемыми с входов 16, а обнуляется по мерезагрузки процессоров через элементы ИЛИ4 и 5.Первый операнд с выхода 13 селектора 7 поступает на входы каждого блока 2,а второй операнд с выходов 14 селектора 7 одновременно с первым подается навходы каждого блока 3. Прохождение операндов через блоки 2 и 3 обеспечиваетсяразрешающим сигналом готовности процессоров, который подается с группы прямыхвыходов регистра 1, на входы соответствующих блоков 2 и 3. Во избежание назначения одного задания на несколько процессоров в устройстве предусмотрен запретназначения заданий на каждый последую- .щий процессор, если предыдущий готов кработе. Для этого инверсный выход каждого-го разряда регистра 1 готовностипроцессоров соединен с входами блоков 2и 3, блоков 4 и 8 элементов И.Таким образом, с выходов соответствующих пар блоков 2 и 3 каждая параоперандов поочередно поступает на входыготового к работе процессора.Распределение заданий процессорампроизводится до тех пор пока не будутполучены сигналы готовности всех И процессоров. Эти сигналы подаются с прямыхвыходов регистра 1 готовности процессоров на входы элемента И 8, который поготовности всех И процессоров выдает навыход 10 устройства сигнал готовностик приему новой группы операндов.Кодовый селектор 7 работает следующим образом,Адресные признаки операндов, записанных в регистрах 18, с первой группы выходов поступают на схемы 21 сравнения.При этом адресный признак операнда, записанного в первом регистре 18, подается на первые входы схем 21 сравнениястроки треугольной матрицы 19 сравнения, адресный признак второго операнда,записанного во втором регистре 18, поступает на второй вход схемы 2 1 сравне. ния столбца треугольной матрицы 19 срав.нения. Таким же образом подаются адрес 5 97 64дый операнд несет помимо числовой информации значение кода операций, выполняемых над данной парой, что исключает необходимость обращения к памяти. Указанное распределение обеспечивается парал-, 5лельной работой группы блоков 2 совместно с группой элементов ИЛИ 4 и группыблоков 3 совместно с группой элементовИЛИ 5, которые осуществляют коммутациювыделенных пар операндов кодовым селектором 7 на выходы 15,Устройство работает следующим образом.На выходы 11 и 12 устройства подается соответственно адресный признак иоперанд с кодом операции. Эта информация заносится в регистры 18 кодовогоселектора 7. Она представляет собой множество операндов, реализуемых и данномцикле вычислений и соответствующие имадресные признаки.Каждый операнд, подаваемый по входу12, представляет собой двоичный код,часть разрядов которого определяет необ ходимую для обработки числовую информацию, а другая часть - код операции, выполняемой над этим числом. Адресныепризнаки, подаваемые на входы 11, также. представляют собой двоичные коды, Зоодинаковые для каждой пары взаимодействующих между собой операндов. Такимобразом, в каждый иэ регистров 18 кодового селектора 7 записывается адресныйпризнак и соответствующий ему операндс кодом операции.Кодовый селектор 7 при помощи треугольной матрицы 19 сравнения обеспечивает разделение множества операндовна пары, которые попарно через выходы 4 й13 и 14 кодового селектора 7 подаютсяна входы блоков 2 и 3.Разделение пар операндов во времениобеспечивается за счет регистра 6. Навход регистра 6 через тактовый вход 9устройства подается входная последовательность импульсов заданной частоты,которая осуществляет запись единицы иее последующий поразрядный циклическийсдвиг, за счет чего на выходах регистра6 формируется тактовая сетка с временным сдвигом, равным периоду следованиявходной последовательности импульсов,которая через входы 17 кодового селектора 7 поступает на блоки 22 и 23 элементов.20 треугольной матрицы 19 сравнения. Число разрядов регистра 6 также;как и число элементов 20 треугольнойматрицы 19 сравнения кодового селекто 79764428ные признаки со всех последующих регист-, ров, группа информационных входов которов 18 на элементы треугольной матрицы рого соединена с группой входов готовноссравнения. В общем случае с -го регист- ти устройства, о т л и ч а ю ш е е с яра 18 (21 Ю;1) адресный признак тем, что, с целью увеличения пропускнойаМЮпоступает на вторые входы сравнения схем 3 способности, в устройство введены кодо 21 сравненияэлементов 20( -1)-гостод- вый селектор, вторая группа из И блоковбцай на первые входысхем 21 сравнения элементов И, вторая группа элементов из1элементов 20 -ой строки. Адресный приз- Ю элементов ИЛИ, элемент И, причем пернак последнего операнда поступает только вые входы каждого блока элементов Ина вторые входы схем 21 сравнения эле второй группы соединены с первыми вхоментов 20 последнего столбца матрицы, дами одноименных блоков элементов перТакимобразомподвергаютсяпопарному вой еРУппы И выходы каждого блока элесравнению адресные признаки всех участ- ментов И второй группы - с соответствувующих в вычислениях операндов. В оду- ющими выходами группы информационныхчае, если для какой-либо пары операндов ф выходов устройства и с входами соответимеет место общий адресный признак, то ствующнх элементов ИЛИ второй группы,соответствующий элемент 21 сравнения выходы которых соединены с группой вхоформирует сигнал, который свидетельству- дов сброса регистра готовности процессоет о равенстве адресных признаков срав- Ров, инверсный выход каждого -го ( =ниваемых операндов. Этот сигнал с выхо-й 1 т) разряда регистра готовности прода элемента 21 сравнения поступает на цессоров соединены с вторыми входами, первые входы блоков 22 и 23 элементов (+1)-го блока элементов И первой и втоИ матрицы 19. Рой групп, второй Вход первого блока элеБлок 22 и блок 23 элементов И каж- ментов И и третьи входы остальных блодогоэдемента 20 треугольнойматрицы 19 И ков элементов И первой группы соединесравнения попарно опрашиваются импуль- ны с первым выходом кодового селектосами, поступающими на группу входов 17 ра, второй вход цервого и третьи входыкодового селектора 7, и если схемы 21 остальных блоков элементов И соединенысравнения соответствующих элементов 20 с вторым выходом, кодового селектора,треугольной матрицы 19 сравнения при 30 первый вход которого соединен с адресэтом вьщают на блоки 22 и 23 элемен- ным входом устройства, второй вход котов И сигналы равенства адресных приз- дового селектора соединен с числовымиаков операндов, то соответствующие па- ф входом устройства, грппа входов кодоворы операндов, поступающие с вторых вы- го селектОра соединена с грутпой выхоходов регистров 18 на входы блоков 22 .Зз дов РегистРа сдвига, вход которого соеи 23, проходят на выходы 13 и 14 ко, динен с тактовым входом устройства, сигдового селектора 7. нальный выход устройства соединен с выПрименение изобретения позволяет по- ходом элемента И, входы которого соедивысить пропускную способность устрейст- иены с прямыми выходами регистра готовва при распределении заданий процессорам, 4 а ности процессоров, Формула изобретения 1.Устройстводляраспределениязаданий процессорам, содержащее регистр готовности процессоров,регистрсдвига,первую группу из И блоков элементов И (где М - число процессоров) и первую группу из элементов ИЛИ,.причем прямые выходый регистра готовности процессоров соединены с первыми входами соответствующих блоков элементов И первой группы, выходы которых соединены с соответствующими выходами группы информационных выходов устройства и с входами соответст: вующих элементов ИЛИ первой группы, вы-. ходы которых соединены с группой входов сброса регистра готовности процессо 2. Устройство по и. 1, о т л и ч аю щ е е с я тем, что кодовый селектор содержит 2 И регистров и треугольную матрицу элементов сравнения размерности СВ) С щ. 1) где и = И ), каждый элемент сравнения которой в свою очередь содержит схему сравнения и.два блока элементов И, причем первый вход каждого регистра соединен с первым входом кодового селектора, второй вход каждого регистра соединен с вторым входом кодово го селектора, первый выход первого регист ра соединен с первым входом каждой схемы сравнения первой строки треугольной матрицы элементов сравнения, а первые выходы каждого -го регистра, начиная с второго, соединены с первым входом каждой схемы сравнения т -ой строки треуголь9 976442 10ной матрицы элементов сравнения и к вто- угольной макароны элементов сравнения и рому входу каждой схемы сравнения.ю -го с третьими входами каждого второго блостолбца треугольной матрицы элементов ка элементов И 1-го столбца треугольной сравнения, выход схемы сравнения каждо- матрицы элементов сравнения, выходы перго элемента сравнения треугольной мат-вых блоков. элементов И каждой строки рицы элементов сравнения соединен с пер- треугольной матрицы элементов сравнения выми входами обоих. блоков элементов И соединены с первым выходом кодового сесвоего элемента сравнения треугольной лектора, выходы вторых блоков элементов матрицы элементов сравнения, вторые вхо- И каждой строки треугольной матрицы эледы которых соединены между собой и с ф ментов сравнения соединены с вторым высоответствуюаим,фвходом группы входов ходом кодового селектора.кодового селектора, вторые вьюсоды первого регистра. соединены с третьими входа- Иеточники информации,ми каждого первого блока элементов И принятые во внимание при экспертизе первой строки треугольной матрицы эле- ф 1. Авторское свидетельство СССР ментов сравнения, а вторые выходы каж-, М 758128, кл. О 06 Р Ж/04,."3.978.дого-го регистра, начиная с второго, со. Авторское свидетельство СССР единены с третьими входами каждого пер- % 629539, кл. О 06 Р 9/00, 1978 (прового блока элементов И 1-.ой строки тре- тотип).,20
СмотретьЗаявка
3283537, 07.05.1981
СЕРПУХОВСКОЕ ВЫСШЕЕ ВОЕННОЕ КОМАНДНОЕ УЧИЛИЩЕ ИМ. ЛЕНИНСКОГО КОМСОМОЛА
ВОЛЬНОВ МИХАИЛ ПАВЛОВИЧ, ДОЛГИН ЮРИЙ НАХИМОВИЧ
МПК / Метки
МПК: G06F 9/00
Метки: заданий, процессорам, распределения
Опубликовано: 23.11.1982
Код ссылки
<a href="https://patents.su/7-976442-ustrojjstvo-dlya-raspredeleniya-zadanijj-processoram.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для распределения заданий процессорам</a>
Предыдущий патент: Генератор нестационарных потоков случайных импульсов
Следующий патент: Микропрограммное устройство управления
Случайный патент: Чугун