Оперативное запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 938317 Союз СоветскиСоциалистическимиРеспублик(51)М. Кл,6 11 С 11/00 3 ЬауАЗРстаавП фмтвт ФПСР а двлам взебретвеа юткрытвйДата опубликования описания 23,06.82(7) Заявитель 54) ОПЕРАТИВНОЕ ЗАПОИИНАЮЦЕЕ УСТРОЙСТВО1 о го 1Изобретение относится к запоминающим устройствам и может быть использовано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной памяти.Известно оперативное запоминающее устройство, в котором ресурсы общей оперативной памяти используются несколькими устройствами-потребителями, которые функционируют независимо друг от друга, генерируя обращение к памяти с целью записи и считывания информации 1.Недостатком этого запоминающего устройства является то, что оно не обеспечивает возможность одновременного обслуживания хотя бы двух устройств-потребителей.Наиболее близким по:технической сущности к изобретению является оперативное запоминающее устройство, содержащее регистр адреса У., подключенный к входам координатного дешифратора адреса У, регистр адреса Х, подключенный к входам координатного дешифратора адреса Х, коор" динатные Формирователи Х и У, подключенные к соответствующим обмоткам накопителя, обмотки считывания накопителя через блок усилителей считывания подключены к первым входам блоков коммутаторов усилителей, выходы блоков коммутаторов че- . рез регистры слова связаны с выход-. ными шинами устройства и с первыми входами первичных узлов выбора разрядных формирователей, выходами подключенных к разрядным обмоткам накопителя через последовательно соединенные блок выбора разрядных формирователей и блок разрядных формирователей, выходы регистров Х и У через блок выбора усилителей подключены к вторым входам первых первичных узлов выбора разрядных формирователей и к вторым входам первого блока коммутаторов усилителей 2.3 938317Недостатком известного устройстваявляется ограниченность области егоприменения, поскольку оно не позволяет двум устройствам-потребителямодновременно обрабатывать считыватьи записывать ) два слова.Цель изобретения - расширениеобласти применения устройства засчет обеспечения возможности использоваиия его в качестве общей опе- оративной .памяти в двухпроцессорныхвычислительных системах при одновременном считывании и записи двухслоев,Поставленная цель достигается35тем, что в оперативное запоминающееустройство, содержащее накопитель,Формирователи адресных сигналов,усилители считывания, коммутаторы, регистры слов, формирователи информационных сигналов, распределителисигналов, дешифраторы адреса и регистры адреса, причем выходы первого регистра адреса подключены квходам первого дешифратора адресаи одним из входов первого распределителя. сигналов, выходы второгорегистра адреса соединены с входами второго дешифраторадреса и другими входами первого распределителя сигналов, выходы формирователейадресных сигналов подключены к адресным входам накопителя, информационные выходы которого соединеныс входами усилителей считывания,вызходы которых подключены к одним извходов коммутаторов, другие входыпервого коммутатора соединены свыходами первого распределителясигналов и одним из входов второго40распределителя сигналов, другие.входы второго коммутатора подключенык одним из входов третьего распределителя сигналов, выходы коммутаторов соединены соответственно соднимииз входов регистров слов,другие входы и выходы которых являются соответственно информационными входами и выходами устройства,выходы первого и второго регистровслов подключены к другим входам второго и третьего распределителейсигналов соответствейновыходыкоторых соединены с входами четвертого распределителя сигналов, выходыкоторого подключены к входам Формирователей информационных сигналов,выходы которых соединены . с информационными входами усилителя,введены третий и четвертый регистры адре са, третий и четвертый дешифраторы адреса, пятый распределитель сигналов, схемы сравненияэлементы ИЛИ, элементы И, элемент И-НЕ и элементы НЕ, причем выходы третьего и четвертого регистров адреса соединены соответственно с вхрдами пятого распределителя сигналов, одними из входов первой и второй схем сравнения соответственно и одними из входов, первого и второго элементов И соответственно, выходы которых подключены к входам третьего и четвертого дешифратора адреса соответственно, выходы которых соединены с одними из входов первого и второго элементов ИЛИ соответственно, другие входы которых подключены к выходам первого и второго дешифраторов адреса соответственно, выходы элементов ИЛИ соединены с входами Формирователей адресных сигналов, выходы схем сравнения подключены к входам элемента И-НЕ и входам первого и второго элементов НЕ, выходыкоторых соединены с другими входами первого и второго элементов И соответственно, выходы пятого распределителя сигналов соединены с одними из входов третьего элемента И, выходы которого подключены к другим входам второго коммутатора, а другой вход соединен с выходом элемента И-НЕ и входом третьегоэлемента НЕ, выход которого являетсяиндикаторным выходом устройства.Ка фиг, 1 изображена Функциональная схема предлагаемого устройства,на Фиг,2 - структурная схема наиболеепредпочтительного варианта выполненая схемы сравнения.Устройство содержит первый регистр 1 адреса, первый дешифратор 2 адреса, второй регистр 3 адреса, второй дешифратор 1 адреса, первый распределитель 5 сигналов, первый 6.1 и второй 6,2 формирователи адресных сигналов, накопитель 7, усилители 8 считывания, первый 9.1 и второй 9, 2коммутаторы первый 10.1 и второй10.2 регистры слов, второй 11,1,третий 11.2 и четвертый 12 распределители сигналов, формирователи 13 информационных сигналов, третий регистр 1 адреса, четвертый регистр 15 адреса, пятый распределитель 16 сигналов, первый 17.1 и второй 17.2 элементы ИЛИ, третий 18 и четвертый938317 519 дешифраторы адреса, первый 20.1,второй 20.2 и третий 20.3 элементыИ, первую 21.1 и вторую 21.2 схемысравнения, элемент И-НЕ 22, первый23.1, второй 23 .2 и третий 23,3 5элементы НЕ, первый 24 и второй 25адресные входы, информационные входы26 и выходы 27.1 и 27.2, индикаторный выход 28, третий 29 и четвертый 30 адресные входы устройства,основной 31 и дополнительный 32входные каналы, первый 33 и второй34 выходные каналы устройства.Схема сравненияфиг.2) включаетэлементы НЕРАВНОЗНАЧНОСТЬ 35 и элемент И 36.Устройство работает следующимобразом,На адресные входы 24, 25, 29 и30 фиг.1) устройства подаются адреса двух слов, подлежащих обработке считыванию и/или записи). Приэтом возможны три случая; несовпадение адресов, частичное совпадение совпадение только поф координате Х или У ) и полное совпадениеадресов совпадение по координатамХ,и У).Будем условно считать, что входы25 и 30 соответствуют координате Х, зоа входы 24 и 29 - координате У. При несовпадении адресов работа обоих входных каналов 31 и 32 (фиг.1; протекает независимо друг от друга, 35 а именно: в канале 31 с выходов регистров 1 и 3 коды адреса поступают на входы дешифраторов 2 и 4, .а также на входы распределителя 5 ( фиг.1). С выходов дешифраторов 2 и 4 через элементы ИЛИ 17. 1 и 17.2 поступают сигналы на входы формирователей 6.1 и 6.2 для возбуждения координатных обмоток накопителя 7. В результате на соответствующих координатных обмотках накопителя 7 будут выбраны запоминающие элементы, и на входы усилителей 8 поступит первое слово, считанное в соответствии с адресом, пришедшим на входы 24 и 25.Распределитель 5 в соответствии с содержимым регистров 1 и 3 подключит усилители 8 через коммутаторы 9. 1 к регистру 10. 1 первого выходного канала 33 устройстваТаким5 образом, считанное первое слово из накопителя 7 поступит на первый информационный выход 27. 1 устройства. 6В дополнительном выходном канале 32 адрес второго слова, поступивший на входы 29 и 30 через регистры 14 и 15 будет передан на входы первого 20. 1 и второго 20.2 элементов И, первые входы схем 21.1 и 21.2 сравнения и входы распределителя 16,На вторые входы схем 21.1 и 21.2 сравнения. с выходов регистров 1 и 3 поступят коды адреса первого слова, поданного на входы 24 и 25. При несовпадении кодов адресов первого и второго слов, на выходе хотя бы одного из элементов НЕРАВНОЗНАЧНОСТЬ 35 фиг.2) будет присутствовать низкий уровень сигнала, поэтому на выходе элемента И 36 фиг.2) и на выходе каждой схемы 2.1 и 21.2 1 фиг.1) будет низкий уровень, свидетельствующий о несовпадении кодов адресов, поступивших на входы устройства. С выходов схем 21.1 и 21.2 сравнения фиг.1) низкие уровни через элементы НЕ 23.1 и 23.2 будут поданы на вторые входы элементов И 20.1 и 20.2 в качестве разрешающих высоких) уровней сигналов, в результате код адреса второго слова, поступивший на входы 29 и 30 1, фиг,1), будет передан на входы дешифраторов 18 и 19 фиг. 1), с выходов котооых продешифрированные коды адреса подаются через элементы ИЛИ 17.1 и 17,2 на входы формирователей 6.1 и 6.2. При возбуждении формирователей 6.1 и 6.2 из накопителя 7 будет считано второе слово, которое через усилители 8 поступит на входы коммутаторов 9.1 и 9.2. Одновременно с этим выходом схем сравнения 21.1 и 21.2 низкие уровни сигналов поступят на элемент И-НЕ 22, с . выхода которого высокий уровень сиг". нала будет подан на второй вход эле,мента И 20.3, на первые входы которого поступят сигналы с выходов распределителя 16 фиг.1) . Выходные сигналы распределителя 16 определяются со- держимым регистров 14 и 15 и, пройдя через элемент И 20.3, подключат уси" лители 8 через коммутаторы 9.2 к регистру 10.2Таким образом, второе слово, считанное иэ накопителя 7, поступит на выход 27.2 устройства.При частичном совпадении адресов двух слов совпадение по координате Х или У ) совпадают содержимые регистров 1 и 14 или соответственно45 7 9383 регистров 3 и 15фиг. 1) . При этом, например, при совпадении содержимых регистров 3 и 15 на выходе второй схемы 21.2 сравнения появится высокий уровень сигнала, поскольку на входах каждого элемента НЕРАВНОЗНАЧНОСТЬ 35 фиг.2) в этом случае будут одинаковые уровни сигналов и, следовательно, на выходе элемента И 36 будет высокий уровень сигнала. С вы хода схемы сравнения 21,2 высокий уровень сигнала поступит на вход элемента И 20.2 и запретит прохождение кода адреса с выхода регистра 15 на дешифратор 19. В результате 5 этого через элемент ИЛИ 17.2 пройдут сигналы для возбуждения формирователя 6.2 только с выхода регистра 3 (,фиг. 1).Поскольку коды адресов на регист. 20 рах 1 и 1 й не совпадают, то на выходе первой схемы 21. 1 сравнения будет присутствовать низкий уровень сигнала, который разрешит прохождение кода адреса с выхода регистра 14 на 25 дешифратор 18, Сигналом с выхода дешифратора 18 будет возбужден формирователь 6.1фиг.1) . В результате будут считаны из накопителя 7 два слова, у которых одни координаты кода З 0 адреса ( Х или У) частично совпали,При полном совпадении кодов адресов двух слов на выходах обеих схем сравнения 21. 1 и 21.2 появятся высокие уровни сигналов которые зав 35 претят прохождение кодов адресов с регистров 14 и 15 на дешифраторы 18 и 19. Одновременно высокие уровни сигналов с выходом схем сравнения 21,1 и 21.2 будут поданы на входы элемента И-НЕ 22, с выхода которого низкий уровень сигнала поступит на второй вход третьего элемента И 20.3 и запретит прохождение сигналов с выхода распределителя 16 на входы коммутаторов 9.2 и входы распределителя 11.2 и, следовательно, на выход 27.2 второго выходного канала 34.В результате описываемое устройство будет реагировать только на50 код адреса, поступившего на входные шины 24 и 25 основного входного канала 31 фиг,1) .В соответствии с этим адресом из накопителя 7 будет считано только одно слово, которое появится на выходе 27.1 первого выходного канала 33. Одновременно с этим низкий 17 8уровень сигнала с выхода элемента И-НЕ 22фиг,1), пройдя через элемент НЕ 23.3 и преобразовавшись в высокий уровень, поступит на индикаторный выход 28 устройства, сигнализируя о совпадении кодов двух слов, поступивших в устройство,Технико-экономическое преимущест - во предлагаемого устройства заключается в том, что оно позволяет двум устройствам-потребителям одновременно считывать и/или записывать в накопитель два слова, за счет чего расширяется, по сравнению с известным, область его применения в качестве общей оперативной памяти в двухпроцессорных системах.Формула изобретенияОперативное запоминающее устройство, содержащее накопитель, формирователи адресных сигналов усилители считывания, коммутаторы, регистры слов, формирователи информационных сигналов, распределители сигналов, дешифраторы адреса и регистры адреса, причем выходы первого регистра адреса подключены к входам первого дешифратора адреса и одним из входов первого распределителя сигналов, выходы второго регистра адреса соединены с входами второго дешифратора адреса и другими входами первого распределителя сигналов, выходы Формирователей адр сных сигн:.лов подключены к адресным входам накопителя, информационные выходы которого соединены с входами усилителей считывания, выходы которых подключены к одним из входов коммутаторов, другие входы первого коммутатора соединены с выходами первого распределителя сигналов и одними из входов второго распределителя сигналов, другие входы второго коммутатора подключены к одним из входов третьего распределителя сигналов, выходы коммутаторов соединены соответственно с одними из входов регистров слов, цругие входы и выходы которых являются соответственно информационными входами и выходами устройства, выходы первого и второго регистровслов подключены к другим входам второго и третьего распределителей сигналов соответственно, выходы которых93831соединены с входами четвертого распределителя сигналов, выходы которого подключены к входам формирователей информационных сигналов, выходы которых соединены с информационными 5 входами усилителя, о т л и ч в ю щ ее с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности использования его в качестве общей оперативной па- о мяти в двухпроцессорных вычислитель-: ных системах, оно содержит третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, пятый распределитель сигналов, схемы срав- и нения, элементы ИЛИ, элементы И, элемент И-НЕ и элементы ВЕ, причем выходы третьего и четвертого регистров адреса соединены соответственно с входами пятого распределителя 20 сигналов, одними из входов первой и второй схем сравнения соответственно и одними из входов первого и второго элементов И соответственно, выходы которых подключены к 25 входам третьего и четвертого дешифраторов адреса соответственно, выходы которых соединены с одним из входов первого и второго элементов 7 10ИЛИ соответственно, другие входыкоторых подключены к выходам первого и второго дешифраторов адресасоответственно, выходы элементовИЛИ соединены с входами формирователей адресных сигналов, выходысхем сравнения подключены к входамэлемента И-НЕ и входам первого ивторого элементов НЕ, выходы которыхсоединены с другими входами первогои второго элементов И соответственно, выходы пятого распределителясигналов соединены с одними из входовтретьего элемента И, выходы которогоподключены к другим входам второгокоммутатора, а другой вход соединенс выходом элемента И-НЕ и входомтретьего элемента НЕ, выход которогоявляется индикаторным выходом устройства.Источники информации,принятые во внимание при экспертизе1. Иайоров С.А., Новиков Г.И,Структура электронных вычислительных машин. Л., "Машиностроение",1979, с. 353-355.2. Авторское свидетельство СССРМ 647742, кл. 6 11 С 11/00, 1976938317 ф едак аказ 4472/75 Тираж 622 ВНИИПИ Государственного коми по деламизобретений и 113035, Москва, 1-35, Раущск