Анализатор случайных процессов

ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Ьовв боветсних Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 15.Ч 1.1970 (ЛЪ 1449529/18-24)с присоединением заявкиПриоритет Комитет по делам изобретений и открыти при Совете Министров СССРпубликовано 28,Х 1 ата опубликования 72, Бюллетеньза 1973писания 6 Х 1.1973 К 681 3 519 2 (О 88 8 Авторизобретени В. Губаре аявитель овосибирский электротехнический инст НАЛИЗАТОР СЛУЧАЙНЫХ ПРОЦЕССОВ функци и создать двумерных сшир ройст оцено Изобретение относится к вычислительной и измерительной технике.Известны многоканальные анализаторы случайных процессов с непосредственным вводом данных, содержащие два входных аналого-цифровых преобразователя, устройство умножения, блок коммутируемых накопителей, коммутируемый сдвиговый регистр, предназначенный для создания задержки, число каскадов в котором меньше числа коммутируемых накопителей, но больше одного, и синхронизатор, предназначенные для нахождения оценок авто- и взаимных корреляционных функций, а также дешифратор с накопителями на выходе, подсоединенный к выходу преобразователя аналог-цифра, предназначенных для нахождения оценок одномерных дифференциальных или интегральных законов распределения.Недостатком известных анализаторов является слабое использование элементов схемы, отсутствие возможности нахождения оценок двумерных законов распределения. Это ограничивает функциональные возможности схем и сужает область применения устройст ва.Цель изобретения - ра итьопальные возможности уст вавозможность нахождения к законов распределения за счет незначительного увеличения объема оборудования,Предложенное устройство отличается отизвестных тем, что для управления прохож дением кодов от преобразователя к дешифратору, необходимому при нахождении двумерных законов распределения, оно дополнительно содержит два вентиля, коммутатор каскадов регистра, дешифратор с коммутатором 10 на выходах, пересчетную схему и переключатель на два положения и два направления, соединенные таким образом, что выходы каналов коммутатора каскадов регистра подключены ко входам добавочного дешпфрато ра, выходной коммутатор которого подключен к информационному входу первого вентиля, выход которого подключен к одному входу переключателя, а управляющий вход - к выходу пересчетной схемы, вход которой 20 соединен с управляющим входом преобразователя, работающего на умножитель, На второй вход переключателя подано постоянное напряжение, открывающее вентиль, а его выход подключен к управляющему входу вто рого вентиля, включенного между выходомпреобразователя аналог-цифра, соединенного с устройством умножения, и входом исходного дешифратора с накопителямп на выходах, Управляющие входы коммутаторов и пе5 10 15 20 ресчетной схемы подключены к соответствующим выходам синхронизатора.В качестве пересчетной схемы предлагается использовать регулируемый кольцевой делитель-сдвигатель импульсов, представляющий собой устройство, позволяющее не только,челить частоту повторения входных импульсов, но и изменять извне временное положение выходного импульса внутри всегопериода повторения ступенчато, с шагом,равным длительности импульса, равным, всвою очередь, периоду повторения входныхимпульсов. Последнее необходимо для правильной работы анализатора, если накопители закона распределения реагируют на ширину усредняемого импульса.Такое выполнение устройства позволяетрасширить его функциональные возможностии обеспечить нахождение оценок двумерныхдифференциальных или интегральных (в зависимости от исполнения дешифраторов) законов распределения.Если в качестве пересчетной схемы использовать обычную схему, производящую толькоделение частоты повторения входных импульсов на постоянное число, то диапазон задержки отсчетов одного сигнала по отношению к отсчетам второго сигнала при вычислении оценок двумерных законов распределения будет равен диапазону изменения аргумента оценки корреляционной функции.Однако шаг задержки для оценок двумерныхзаконов распределения будет больше шагазадержки (шага изменения аргумента) дляоценок корреляционных функций во столькораз, во сколько число каскадов регистраменьше числа коммутируемых накопителей,включенных на выходе умножителя (целесообразно, чтобы этот коэффициент кратностибыл степенью двойки). Это приводит к тому, что чис,чо значений аргумента задержкиоценок двумерного закона распределенияоказывается меньше потенциально возможного при принятом в устройстве способе осуществления задержки для нахождения оценок корреляционных функций.Поэтому шаг задержки оценок двумерныхзаконов распределения уменьшают, сделавего равным шагу изменения аргумента оценки корреляционной функции, в связи с чем ипредлагается в качестве пересчетной схемыиспользовать делитель-сдвигатель.Это позволяет регулировать задержку привычислении оценок двумерных законов распределения с тем же шагом и в том же диапазоне, что и при вычислении оценок корреляционных функций, т. е. полностью использовать возможности устройства задержкианализатора.На фиг. 1 изображена блок-схема устройства; на фиг. 2 - блок-схема регулируемогоделителя-сдвигателя,Аналого-цифровой преобразователь 1 подключен ко входу сдвигового регистра 2, который через многоканальный коммутатор 3 25 30 35 40 45 50 55 60 65 соединен с умножителем 4, а через добавочный коммутатор 5 сдвигового регистра с дешифратором б, к выходам которого подключен коммутатор 7, Другой вход умножителя 4 подключен на выход второго аналого-цифрового преобразователя 8, на который подключен также информационный вход вентиля 9. Выход умножителя 4 соединен с информационным входом коммутатора 10 накопителей, выходы которого соединены с блоком 11 накопителей.Выход вентиля 9 подключен к входу дешифратора 12 накопителей, выходы которого соединены с блоком 13 накопителей. Управляющий вход вентиля 9 подключен и выходу двухпозиционного переключателя 14, на один вход которого включен выход первого вентиля 15, информационный вход которого подключен к выходу коммутатора 7 выходов дешифратора 6, а управляющий вход - к выходу пересчетной схемы 16 кольцевого делителя-сдвигателя,Синхронизатор 17 включен таким образом, что его выход 18 подключен к управляющему входу преобразователя 1 и к цепи сдвига регистра 2, выход 19 подключен к управляющему входу преобразователя 8 и ко входу пере- счетной схемы 16, Выход 20 подключен одновременно к управляющим входам коммутаторов 3, 10 и умножителя 4. Выход 21 подключен к управляющему входу коммутатора 7, выход 22 - к управляющему входу пересчетной схемы 16 и, выход 23 - к управляющему входу коммутатора 5.На второй вход переключателя 14 подается постоянный сигнал 24, открывающий вентиль 9.Устройство работает следующим образом.Положим, что число накопителей блока 11 в 2" раз больше числа каскадов регистра 2 (где г) 1), Это позволяет наиболее полно использовать элементы схемы. Тогда коэффициент пересчета делителя-сдвигателя должен быть равен 2", а период Л 1 следования импульсов ца выходе 18 синхронизатора 17 в 2 раз больше периода Лт следования импульсов на выходе 19, равного шагу задержки, т, е. шагу изменения аргумента оценки корреляционной функции и временного аргумента т оценок двумерных законов распределения.Период следования импульсов на выходе 20 синхронизатора 17 в 1. раз меньше Лт (где 1, - число каскадов регистра 2).Период следования импульсов на выходе 21 равен времени однократного усреднения точек одного сечения двумерного закона с помощью блока накопителей 13. Период следо. вания импульсов на выходе 22 синхронизато ра 17 в Я раз больше периода следования импульсов на выходе 21 (где Я - число выходов дешифратора б, равное числу интервалов квантования преобразователя 1), Период следования импульсов на выходе 23 в 2" раз5 10 15 20 25 30 35 40 45 50 55 60 65 больше периода следования импульсов на выходе 22.Пересчетная схема (кольцевой делительсдвигатель) 1 б производит деление частоты следования входных импульсов в 2" раз, изменяя каждый раз по приходе импульса на управляющий выход 22 временное положение выходного импульса длительностью Лт на Лт по отношению к предыдущему сдвигу относительно начала отсчета. В качестве делителясдвигателя может быть, например, использована цепочка: г-разрядный двоичный счетчик 2 б, работающий на дешифратор 2 б с 2"-канальным коммутатором 27 на выходе. Входом делителя-сдвигателя является вход счетчика, управляющим входом - вход коммутатора, а выходом - выход коммутатора,Дешифратор 12 построен таким образом, что при вычислении оценок дифференциальных законов распределения на каждый код на его входе он вырабатывает единичный сигнал лишь на одном своем выходе, соответствующем данному коду, т, е. соответствующему интервалу квантования сигнала преобразователя 8. При нахождении же оценок интегральных законов распределения на каждый код на входе дешифратора вырабатываются единичные сигналы на всех выходах, номера которых больше или равны номеру, соответствующему коду на входе. Здесь предполагается, что число М накопителей блока 18 равно числу равномерных интервалов квантования преобразователя 8. Дешифратор б построен аналогично.Допустим, что на вход преобразователя 1 поступает сигнал х 1, а на вход преобразователя 8 - сигнал у 1.Оба сигнала представляют собой реализации центрированных стационарных и стационарно-связанных на интервале анализе аргодических по отношению к оцениваемым характеристикам процессов Х и У(1).Устройство работает в двух режимах, П е р в ы й р е ж и м. Вычисление оценок 9 (т) корреляционных функций Р х (т) и оценок Фф (у) одномерных законов распределениях Ф (у).В этом режиме переключатель 14 включен ня постоянный сигнал 24, так что вентиль 9 оказывается постоянно открытым.Вычисление Л (т) и Р (у) или 1" (у) (в зависимости от исполнения дешифратора 12) осуществляется параллельно за У и Уф циклов соответственно (где Ю - объем использованной выборки),Каждый цикл вычисления оценки Р, (т) состоит из 2" тактов одинаковой длительносяи, равной шагу задержки Лт. Каждый такт, в свою очередь, состоит из Ь подтактов равной длительности.В начале каждого 1-го (1=1,2,3, . 1.) подтакта любого -го (с=1,2,3,2) такта и-го (и=1,2,Жя) цикла по сигналам с выхода 26 синхронизатора 17 происходит переключжние многоканального кольцевого коммутатора 8 с выхода (1 - 1) -го (прп 1=2,3 1,) или 1:-го (при 1=1) каскада сдвпгового регистра ня выход Р-го. Одновременно с этим кольцевой коммутатор 10 подключает к выходу умножителя 4+(1 - 1) 2"1-й накопитель блока 11, После этого происходит запуск умножителя 4.С другой стороны, запуск преобразователя 1 и сдвиг в регистре производятся с периодом Л 1=2" Лт, а запуск преобразователя 8 - с периодом Лт. Причем при сдвиге в регистре в его первый каскал записывается только что измеренный и закодированный преобразователемм 8 отсчет сигнала л(1), а в каждый следующий каскад переписывается код из предыдущего каскада. Поэтому, обозначив через 1 начало и-го цикла, нетрулно убедиться, что в 1-ом подтакте -го такта и-го цикла в 1-ом каскаде регистра будет код отсчета х 1 в (1 - 1)Л 1, а на выходе преобразователя 8 будет кол отсчета у 1,+ (1 - 1) Лт. Следовательно, в кажлом 1-ом полтакте с-го такта и-го цикла в с+ (1 - 1)2"-й накопитель блока 11 поступает произведениехг( 1) Лг у г+ (1 - 1) Л- с постоянной разностью аргументов, равной (1 - 1)2"+Е - 11 Лт, в то время как другие накопители блока 11 отклюцены от умножителя,Поэтому после Ля циклов вычисления в + (1 - 1) 2" -ом накопителе блока 11 будет получена оценка Рх ((Р - 1) 2"+ с - 11 Лт) точки корреляционной функции Рх- (т) при т=(1 - 1)2"+ - 1)Лт. На выходе же всех накопителей блока 11 булут параллельно получены оценки Е. 2 точек Рхл (т) при т=О; Лт; 2 Лт;(1. 2" - 1)Лт,Параллельно с этим ня гыхоле блока 13 накопителей в зависимости от исполнения лешифратора 12 будет получена оценка одномерного дифференциального 1(у) или интегрального Р (у) закона распределения. Обе оценки получаются в виде М равноотстоящих вдоль осп аргумента у через Лу точек. (М равно числу накопптечей блока 18 и числу интервалов квантования преобразователя 8; Лу - длина интервала квантования).Обозначим через у, серечину т-го (т=1, 2, . М) интервала квантования сигнала у по уровню преобразователем 8, Тогля, если код на входе лешифраторя соответствует т-му интервалу, то на его т-ом выхоле будет единичный сигнал, а на всех других - пулевой, если дешифратор предназначен лля нахождения оценок дифференциальных законов ряспрелеления, либо единичный сигнал буде 1 на всех выходах с номерами, больцшми пли равными тесли дешифратор прелназнацен для нахождения оценок интегральных законов распределения.Отсюда следует, что при открытом вентиле 9 по отношению к своему т-му выходудешифратор 12 совместно с преобразователем 8 реализуют следующую математическую операцию(1;т)= 1 при у Ч(у +У уО при других у, если дешифратор предназначен для нахождения оценок дифференциальных законов распределения, либо1 при уР)Су + - у (; т) =т яО при других у(1), если дешифратор предназначен для нахождения оценок интегрального закона распределенияя.Поэтому в у-ом (1=1,2,3, . Уф) цикле вычислений Ф(у), длительностью Лт каждый, в любом из которых преобразователь 8 запускается олин раз, в т-ом накопителе блока 18 усредняется сигнал 1 ф (1; т), В результате по окончании Мф циклов на выходе накопителей блока 18 будет получено М равноотстоящих через Лу вдоль оси у точек Фф (у), т, е. Рф (у) или ф (у), в виде Ф(у,); Ф (у); Ф" (у );Ф(у )В т о р о й р е ж и м. Вычисление оценок фф (х; у; т) двумерных законов распределения Ф (х;у;т),Теперь переключатель 14 полключен на выход вентиля 15 и поэтому вид сигналов, усредняемых в накопителях блока 13, определяется видом сигнала на выходе вентиля 15. Последний же зависит от вила сигналов на информационном и упоавляющем входе вентиля.В остальном элементы устройства работают аналогично, Это приводит, в частности, к тому, что оценка корреляционной функции может быть вычислена в любом подэтапе второго режима.Работа анализатора с обычной пересчетной схемой принципиально не отличается от работы усовершенствованной схемы при одновременном расположении импульса на выходе лелителя-сдвигателя. Поэтому р ассмотрим сразу общий случай, когда в качестве пересчетной схемы используется делительсдвигатель,Вычисление оценок Фф (х; у; т) двумерных законов распределения Ф (х; у;т) (т. е, оценок ф (х; у; т) дифференциального(х; у; т) или оценок Р (х; у; т) интегрального Р (х; у; т) двумерных законов распределения в зависимости от одинакового исполнения дешифраторов б и 12) осуществляется в К=Е 2" этапов. В каждом к-ом (к=1, 2, 3,К) этапе находится оценка Ф" (х; у; т) прн всех значениях х и у, но при одном конкретном значении т=ь, изменяющемся ступенчато с шагом Лт, Переход от одного этапа к друго 5 10 15 20 25 30 35 40 45 50 55 60 65 му, т. е. изменение т, осуществляется автоматически с помощью делителя-сдвигателя икоммутатора 5, При этом делитель-сдвигатель позволяет изменять т в пределах от О ло(1.2" - 1) Л 1 с с шагом Лт.Каждый к-й этап состоит из Я подэтапов(где Я - число выходов дешифратора б,равное числу интервалов квантования преобразователя 1).В д-ом (д= 1, 2, 3Я) подэтапе к-го этапа находятся параллельно М точек сеченияФф (х;у;т), отстоящих равномерно вдоль учерез Лу, при х=х-сопз 1, т=т,-сопз 1, (гдех - середина д-го интервала квантованияпреобразователя),Перехол от олного подэтапа к другому,т, е. изменение х, осуществляется с помощьюкоммутатора 7.Каждый подэтап состоит из Уф циклов,совпадающих по длительности и по разбиению по тактам с циклом вычисления оценкикорреляционной функции, Однако здесь отсутствует разбиение такта на полтакты.Примем в качестве текущего начала отсчета Хпередний фронт импульсов на выходе 18синхронизатора 17, имеющих тот же периодповторения Л 1= 2" Лт, что и выходные импульсы делителя-сдвигателя, являющиеся началом а-го цикла вычисления Фф (х;у;т) прих, т-сопз 1.Тогда в исходном положении начало импульса длительностью Лт на выходе делителя-сдвигателя совпадает с началом импульса на выходе 18 синхронизатора 17.После прихода первого импульса с выхода22 синхронизатора 17 на управляющий вхолделителя-сдвигателя импульсы на его выходе следуют с тем же периодом, но со сдвигом начала на Лт по отношению к предыдущему, После прихода второго импульса науг,равляющий вход делителя-сдвигателя импульсы на его выходе следуют со сдвигом2 Лт относительно текущего начала отсчетаи т. д. После прихода 2"-го импульса на управляющий вход делителя-сдвигателя импульсы на его выходе следуют снова с нулевым сдвигом и т. д.Поэтому вентиль 15 открывается лишь навремя Лт в течение одного цикла вычисленияФф (х; у; т) при х=сопз 1, =сопз 1, совпадающего с циклом вычисления Л (т). Положение же этого интервала времени по отношению к текущему моменту времени зависит оттого, сколько импульсов до этого поступитна управляющий вход делителя-сдвигателя отначала вычисления сечения оценки двумерного закона распределения.С другой стороны, если коммутатор 7находится в д-ом положении (0=1,2,3,Я),а коммутатор 5 - в 1-ом положении, то взначительно более громоздкого регистра. Если коэффициент накопителей блока 1 З уменьшить в соответствии с значением (уп,), (х) или Р(у), Р(х) для т-го накопителя, то на их выходах можно получить оценки соответствующих условных законов распределения, получаемых делением двумерных законов распределения на одномерные в соответствии с известными из теории вероятности формулами.Предмет изобретения1. Анализатор случайных процессов, содержащий дешифратор накопителей; синхронизатор, первый выход которого соединен с первым аналого-цифровым преобразователем, второй выход подключен к сдвиговому регистру непосредственно и через второй аналогоцифровой преобразователь, третий выход синхронизатора подключен к коммутатору накопителей и умножителю и к многоканальному коммутатору, другие входы которого подключены к сдвиговому регистру, выход умножителя соединен с коммутатором накопителей, отличающийся тем, что, с целью нахождения оценок двумерных законов распределения,он дополнительно содержит дешифратор скоммутатором выходов, добавочный коммутатор сдвигового регистра, два вентиля, двухпозиционный переключатель и пересчетную5 схему, выход которой через первый вентиль,двухпозиционный переключатель и второйвентиль подключен ко входу дешифраторанакопителей; первый вход пересчетной схемыподключен к соответствующему выходу син 10 хронизатора, второй - ко входу первого аналого-цифрового преобразователя, выход которого соединен со вторым вентилем и с соответствующим входом умножителя; вход дешифратора соединен с выходом добавочного15 коммутатора сдвигового регистра, и коммутатор выходов дешифратора подключен выходом к информационному входу первого вентиля, управляющие входы коммутатора выходов дешифратора и добавочного коммутато 20 ра сдвигового регистра подключены к соответствующим входам синхронизатора,2. Анализатор по п. 1, отличающийся тем,ччо, с целью увеличения числа значений аргумента, задержки двумерных законов рас 25 пределения, пересчетная схема выполнена нарегулируемом кольцевом делителе-сдвигателе импульсов,З 64044 дактор Л, Утех Тех аказ 1556716 Изд. Л% 12 Тираж 647 ПодписноНИИПИ Комитета по делам изобретений и открытии при Совете Министров СССРМосква, Ж, Раушская цаб., д. 4:5 пография, пр. Сапунова, 2 ставитель Э. Сечинред Л. Богданова ректоры: А. Дзесова и Т. Гревцова