Аналого-цифровой преобразователь

.Я 2 49 А 1 1/26 51)5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИ Е ИЗОБРЕТ АВТфРСКОМУ СВИДЕТЕЛЬС трукторско-тех ноло Винницкого пол/26, 1984,ВОЙ ПРЕО АЗОтся к цифровой изтельной технике и(71) Специальное консгическое бюро "Модультехнического института(57) Изобретение относмерительной и вычисл может быть использовано для преобразования аналоговых величин в цифровые. Изобретение позволяет повысить точность преобразования. Это достигается тем, что в аналого-цифровом преобразователе, содержащем аналоговый коммутатор 2, цифроаналоговый преобразователь 3, регистр 31 последовательного приближения, блок 11 сравнения, цифроаналоговый преобразователь 13, элемент И 17, вычислительный блок 22, блок 4 управления, регистр 15, цифровой коммутатор 14, блок 16 постоянной памяти, регистр 15 выполнен в виде регистра последовательного приближения, а также изменены связи между блоками, что позволяет повысить точность более чем в 3 раза. 2 з,п. ф-лы, 3 ил,Изобретение от носится к цифроаналоговой измерительной и вычислительной технике и может быть использовано для преобразования аналоговых величин в цифровые, )Целью изобретения является поеышение точности.На фиг. 1 приведена функциональнаясхема устройства; на фиг, 2 - функциональная схема вычислительного блока; на 10фиг, 3 - функциональная схема блока управления.Преобразователь ,фиг, 1) содержит вход1, аналоговый коммутатор 2 цифроаналоговый преобразователь 3 (ЦАП), блок 4 уп 15равления и регистр последовательногоприближения, входы 5, 6 блока 4 уцраоления, выходы 7, 8, 9, вход 10 блока 4, блок11 сравнения, выходы 12 блока 4, цифроаналоговый преобразователь 13 (ЦАП), 20цифровой коммутатор 14, регистр 15 последовательного приближения, блок 16 пос 1 оянной памяти, элел 1 ент И 17, выход 18 и вход19 блока ч, адресныт выходы 20, выход 21блока 4, вычислительный блок 22 ВБ, выхо 25ды 23-9, 30 блока 4, выходь 32 устройстварегистр 31 последовательного прибпиения.Вычислительный блок (фиг. 2) содержитблок 33 оперативной памяти, блок 34 постоянной памяти, цифровой коммутатор 35,арифметико-логический блок 36 (ЛГ 1 Б), регистр 37,Блок управления содержит постоянноезапоминающее устройство 38 (ПЗУ), регистры 39,40,Цифроаналоговые преобразователи 3,13 должны быть выполнены на основе избыточных измерительных кодов.Количество адресных входов блока 16 40выбирается иэ условия воэможности адпесации массива, содержащего тп С-разрядных кодовых комбинацийС = 1092 п 1 (1)Количество адресных входов вычислительного блока К определяется по числуи + б адресуемых разрядов и вычисляетсяпо формулеК = 092 (и т о), (2)Количество управляющих входов вычислительного блока 22 1 зависит от реализации и типа элементов, входящих ввычислительный блок, Если вычислительный блок выполнить согласно фиг. 2, го количествовходое вычислительного блока 55равно 1,Устройство функционирует в двух режимах: самоповерки и непосредственногоаналого-цифрового преобразована, я ., коррекциЕй, при,ем во еторол 1 режил 1 с ус 1 Гл йство функционирует аналогично известному устройству, При этом происходит преобразование аналогового сигнала Ав двоичный код с помощью всех блоков устройства, за исключением цифроаналогового преобразователя 3, регистра 31 и блока 16, Укаэанное преобразование осуществляется с учетом кодов К реальных значений весов разрядов цифроаналогового преобразователя 13, Результат преобразования К(А, формируется е регистре вычислительного блока 22 по формулеи+сК(А)=-,". о, . К, (3) где О с(0,1) двоичная цифра результата уравновешивания Ах сигналом Ах.функционирование устройства в режиме непосредственного преобразования пеоиодически прерывается режимом само- поверки Частота перехода из режима в режим определя-тся скоростью изменения реальных значений весов разрядов основного цифроаналогового преобразователя и зависит от стабильности параметров аалоговтях узлов и изменения внешних условий.Работа устройгтга в режиме самоповерки отличается от работы известного устроиства иным способом Формирования вспомогательного аналогового сигнала.Данный процесс осуществляется при помощи следующих блоков регистра 15, блока 16, цифрового коммутатора 14, цифроаналогового преобразователя 13 блока 11 элемента 17 аналогового коммутатора 2, цифроаналогового преобразователя 3 и регистра 31. При этом цифроаналоговый преобразователь 13 должен содержать и + д разрядов, а цифроанало овый преобразователь 13 (пьп 1) разрядов, В свою очередь, в блок 16 на этапе изготовления должны быть записаны п 1 и Ь-раз рядн ых кодовых комбинаций Кт.1 каждая иэ которых содержит только одну значащую единицу в группе корректиоуемых разрядов(1-м разряде) и несколько единиц в группе некорректируемых разрядов, а именно,1 1 пт пт1,. пКь 0 О 1 0 х,хРассмотрим работу устройства в режиме самоппверки,ОПС 4), Переход в режим самопоеерки происходит при подаче отрицательного импуттьса на вход 5 блока 4Режим самсповерки каждого 1-го разрядя состоит из трех этапов, На первом этапе цроизводится формирование аналоговой величины Аь 1 Вторсй этап эаключае 1 сд е кодировании А,ч весами ЦАП 13 и форми 1667249ровании кодовой комбинации К в регистре 37, На третьем этапе выполняется формирование кодовой комбинации К, определение кода К = К - К и запись его по адресу11АОВ 1 в блок 33,В начале режима самоповерки 1 устанавливается равным гп. Номер старшего разряда, участвующего в кодировании 1-го разряда, устанавливается равным (1+ 1), Затем блок 4 проиэмдит сброс регистров 31, 15 подачей серии синхроимпульсов на их входы 8 и 18 соответственно. Низкий уровень сигнала на входах 10, 19 блока 4 свидетельствует о том, что на всех выходах регистров 31, 15 установлены уровни логического "0". Далее блок 4 выдает отрицательный импульс на выходе 28, в результате чего производится сброс регистра 37, Сигнал низкого уровня на выходе 7 блока 4 коммутирует выход ЦАП 3 на первый вход блока 11, а сигнал низкого уровня на выходе 21 блока 4 коммутирует и + б выходы блока 16 на п + с 3 входы ЦАП 13,На адресной шине блока 16 блок 4 формирует такой адрес, при котором на выход блока 16 выдается кодовая комбинация Кь. Код Кь поступает на вход ЦАП 13, на выходе которого устанавливается соответствующая входному коду Кь; аналоговая величина Аь Далее производится поразрядное уравновешивание аналоговой величины Аь 1 разрядами ЦАП 3 следующим образом, На первый вход регистра 31 подается положительный импульс, по переднему фронту которого первый выход регистра 31 устанавливается в состояние логической "1", и на вход ЦАП 3 поступает кодовая комбинация 100 О, а соответствующий ей аналоговый сигнал с выхода ЦАП 3 поступает на первый вход блока 11, Выходной сигнал блока 11 поступает на вход б блока 4, По низкому уровню этого сигнала принимается решение о выключении первого разряда выходной шины регистра 31 и на его вход 9 блок 4 выдает сигнал низкого уровня. В противном случае на данный вход поступает уровень логической "1". По заднему фронту импульса на первом входе регистра 31 информация с его второго входа переписывается на первый вход, а следующий за ним выход переводится в состояние логической "1". Далее устройство работает аналогичным образом. По окончании процесса поразрядного уравновешивания аналоговой величины Аь разрядами ЦАП 3 на выходе регистра 31 устанавливается сигнал низкого уровня, который поступает на вход 10 5 10 15 20 25 30 35 40 45 50 55 блока 4, На выходе ЦАП Э при этом устанавливается требуемое значение вспомогательной величины Аь 1, которая поступает на первый вход блока 11.После этого начинается второй этап режима самоповерки. Блок 4 выдает сигнал 21, равный логической "1", При этом выходная шина регистра 15 коммутируется на входы ЦАП 13. Далее блок 4 подает 11 - 1) импульсов на вход 18 регистра 15, г,редварительно подав на второй вход элемента 17 отрицательный сигнал, В результате на О - 1) старших разрядах регистра 15 установятся уровни логического "0". а 1-й разряд установится я состояние логической "1", Далее блок 4 выдает положительный сигнал на выходе 12, который разрешает прохождение сигналов с выхода блока 11 на второй вход регистра 15, В процессе уравновешивания блок 4 анализирует состояние выхода блока 1" Если сигнал на этом выходе положительный, то блок 4 формирует на выходах 30 адрес АОЙ 1 и подает сигнал низкого уровня на блок 22.Далее ачализируется принадлежность 1- го разряда к группе "точных" Ци) или "неточных" 1) Я гп) разрядов. При выполнении условия 1и блок 4 выдает сигнал низкого уровня на выходе 26, по которому на вторые входы АЛБ 36 коммутируются выходы блока ЗЗ, и сигнал низкого уровня на выходе 25, по которому информация иэ блока 33 считывается на вторые входы АЛБ 36,Прит блок 4 выдаетсигнал высокого уровня на выходе 26, по которому на вторые входы АЛБ 36 коммутируются выходы, блока 34,После этого блок 4 выдает отрицательный импульс на выходе 27, по которому происходит суммирование данных, присутствующих на первом и втором входах АЛ Б 36. Далее блок 4 выдает сигнал высокого уровня на выход 23, отключающий блок 33 и 34 от соответствующей группы входов коммутатора 35. По переднему фронту сигнала на выходе 29 блока 3 информация с выходов АЛБ 36 переписывается в регистр 37,По заднему фронту импульса на первом входе регистра 15 информация с его второго входа переписывается на 1-й выход, а следующий за ним ) + 1)-й выход переводится в состояние логической "1", После этого производится увеличение номера разрядана 1 и блок 4 переходит к анализу сигнала на входе б. Далее процесс кодирования Ль происходит аналогично.О конце второго этапа режима самоповерки свидетельствует сигнал низкого уров 166724950 55 ня на входе 19 блока 4, По окончании эоо этапа в регистре 37 хранится кодовая комбинация К,В начале третьего этапа производится сброс регистра 15 путем подачи на него серии синхроимпульсов до прихода отрицательного сигнала на выходе регистра 15.Номер ) устанавливается равным номеру поверяемого разряда 1, Далее процесс кодирования Аь разрядами ЦАП 13 происходит аналогично описанному выше, Отличие состоит, во-первых, в том, что в процессе кодирования принимает участие поверяемый разряд, во-вторых, в том, что при включении определенного разряда код, соответствующий его весу, вычитается из кодовой комбинации, запомненной в регистре 37 по окончании второго этапа режима самоповерки, исключение составляет код веса поверяемого разряда: его вес не вычитается из результата, полученого при первом кодировании Аьь Далее полученный код поверяемого разряда К = К - К переписывается из регистра 37 в блок 33, Для этого блок 4 формирует на выходах 30 адрес ячейки блока 33, по которому будет занесен определенный код Кь На выходах 23 и 24 блок 3 выдает сигналы низкого уровня СЯ и ЮВ соответственно, по которым кодовая комбинация заносится в блок 33.На этом поверка 1-го разряда закончена и устройство переходит к поверке следующего (1 - 1) разряда из группы "грубых",Рассмотрим работу устройства в режиме непосредственного преобразования,Блок 4 выдает сигнал высокого уровня т 1, поступающий на управляемый вход аналогового коммутатора 2 и коммутирующий вход 1 на первый вход блока 11 и сигнал высокого уровня Уз, коммутирующий (и + 0) выходов регистра 15 на входы цифроаналогового преобразователя 13. На выходе 12 блока 4 устанавливается сигнал высокого уровня, разрешающий подачу выходных сигналов блока 11 на второй вход регистра 15, Сигнал Ч 1 з = 0 на выходе 28 блока 4 производит сброс регистра 37 вычислительного блока 22, Далее блок 4 выполняет сброс регистра 15 подачей серии синхроимпульсов на его второй вход, Сигнал низкого уровня на входе 19 блока 4 свидетельствует о готовности регистра 15 к работе. На входы 30 блок 4 выставляет адрес первого (старшего) разряда, Затем на второй вход регистра 15 поступает синхроимпульс с выхода 18 блока, по которому первый выход регистра 15 устанавливается в состояние логическои 1" и нг 5 10 15 20 25 30 35 40 45 выходы ЦАП 13 подегя кодовая комбинация 100 О, а соответствующий ей аналоговый сигнал с выхода поступает на второй вход блока 11, Выходной сигнал блока 11 поступает на вход 6 блока 4 и на второй вход регистра 15, Низкий уровень этого сигнала выключает первый разряд цифроаналогового преобразователя 13 при подаче синхроимпульса на первый вход регистра 15, а его второй выход переводится в состояние логической "1", По высокому уровню выходного сигнала блока 11 разряд цифроаналогового преобразователя 13 остается включенным, На первых выходах 30 блока 4 устанавливается адрес веса следующего разряда. Дальнейшее уравновешивание входного аналогового сигнала разрядами основного цифроаналогового преобразователя происходит аналогично, Если в процессе кодирования принято решение о включении определенного разряда цифроаналогового преобразователя 13, то определяется принадлежность разряда к группе "точных" или "грубь х" разрядов и блок 4 выдает сигнал 26 низкого уровня, коммутирующий на вторые входы арифметико-логического блока 35 выходы блока 33 в случае, если разряд "грубый", или сигнал 26 высокого уровня, коммутирующий выходы блока 34 в случае, если включивший разряд "точныи", В первом случае блок 4 выдает сигналы 23 (СЯ) и 25 (ВО), во втором - 23, Далее блок 4 выдает сигнал 27 низкого уровня на т ретий вход арифметико-логического блока 36, при этом выполняется суммирование 1-разрядных кодовых комбинаций, поступающих на вторые входы арифметико-логического блока 36, Управляющий сигнал 29 фиксирует результат сложения в регистре 37. О конце режима непосредственного преобразования свидетельствует сигнал низкого уровня на входе 29 блока 4, При этом на выходах 32 находится кодовая комбинация, соответствующая входному аналоговому сигналу,Формула изо 5 ретения 1, Аналого-цифровой преобразователь, содержащий аналоговый коммутатор, два цифроаналоговых преобразователя, цифровой коммутатор регистр последовательного приближения, блок сравнения, блок постоянной памяти, элемент И, вычислительный блок, регистр, блок управления, первый управляющий вход которого является управляющей шиной, первый управляющий выход соединен с входом упраьления ана логового коммутатора, информационный вход которого является входной шиной, ааналоговый вход соединен с т. ходом первого цифроаналогового преобразователя, выход аналогового коммутатора соединен с первым выходом блока сравнения, второй вход которого соединен с выходэм второго цифроаналогового преобразователя, а выход - с первым входом элемента И, второй вход которого соединен с вторым управляющим выходом блока управления, а выход - с первым управляющим входом регистра, третий управляющий выхсд блока ,правления соединен с вторым управляющих входом регистра, с четвертого по десятый управляющие выходы блока уг 1 рагзления соединены соответственно с первого по седьмой управляющими входами вычислительного блока, первые адресные выходы блока управления соединены с соотве 1 ствующими адресными входами вчислительного блока, выходы которого являются выходной шиной, входы блока постоянной памяти соединены с соответствукщими вторыми адресными выходами блока управления, а выходы соединены с соответствующими первыми информационными входами цифрового коммутатора, управляющий вход которого соединен с одиннадцатым управляющим выходом блока управления, двенадцатый и тринадцатый управляющие выходы которого соединены соответственно с первым и вторым управляющими входами регистра последовательного приближения, первые выходы которого соединены с соответствующими входами первого цифроаналогового преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения точности преобразования, регистр выполнен в виде второго регистра последовательного приближения, первый выход которого соединен с вторым управляющим входом блока управления, вторые выходы - с соответствующими вторыми информационными входами цифрового коммутатора, выходы которого соединены с соответствующими входами второго цифроаналогового преобразователя, второй выход первого регистра последовательного приближения соединен с третьим управляющим входом блока управления, четвертый управляющий вход которого соединен с выходом блока сравнения,2, Преобразователь по и, 1, о т л и ч а ющ и й с я тем,:то вычислительный блок выполнен на блоке оперативной памяти, блоке постоянной памяти, цифровом коммутаторе, арифметико-логическсм блоке и регистре, выходы которсго соединены с со 5 10 15 20 25 30 35 40 45 50 55 ответствующими первыми входами блока оперативной памяти и арифметико-логического блока и являются выходами блока, первые входы регистра соединены с соответствующими выходами арифметико-логического блока, вторые входы которых соединены с соответствующими выходами цифрового коммутатора, первая и вторая группы входов которого соединены с соответствующими выходами блока оперативной памяти и блока постоянной памяти, первые входы которого объединены соответственно с вторыми входами блока оперативной памяти и являются адреснымн входами блока, второй вход блока постоянной памяти обьединен с третьим входом блока оперативной памяти и является первым управляющим входом блока, четвер.ый и пятый входы блока оперативной памяти, вход цифрового коммутатора. второй вход эрифметико-логического блока, второй и третий входы регистра являются соответственно вторым, третьим, четвертым, пятым, шестым и седьмым управляющими входами блока.3, Преобразователь по и. 1, о т л и ч а ющ и й с я тем, что блок управления выполнен на постоянном запоминающем устройстве, двух регистрах и генераторе импульсов, управляющий вход которого обьединен с входом установки первого регистра и является первым управляющим входом блока, инверсный и прямой выходы генератора импульсов соединены соответственно с синхронизирующими входами второго и первого регистров, информационные входы первого и второго регистров соединены с соответствующими выходами постояного запоминающего устройства, выходы первого регистра соединены с соответствующими первыми входами постоянного запоминающего устройства, второй, третий и четвертый входы которого являются соответственно четвертым, третьим и вторым управляющими входами блока, первый. второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы второго регистра являются соответственно первым, двенадцатым, тринадцатым, вторым, третьим, одиннадцатым, четвертым, пятым, шестым. седьмым, восьмым, девятым и десятым выходами второго регистра, первые и вторые выходы второго регистра являются соответствующими первыми и вторыми адресными выходами блока.1667249 Составитель А. ТитовТехред М,Моргентал Коррек Палий Редактор М. Цит акаэ 2533 ВНИИПИ Го оизводственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина. 10 Тираж 461венного комитета и113035, Москва, Ж7 8 Р 1 Рг 1 Ю Подписноезобретениям и открытиям при ГКНТ ССРаущская наб., 4/5