Синтезатор частотно-модулированных сигналов

)г,". Ь,СВИДЕТЕЛЬСТВУ К АВТОРСК ССР06,86.О-М ОДг Л ИОСУДАРСТВЕННЫИ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР ИСАНИЕ И(54) СИНТЕЗАТОР ЧАСТОТНРОВАННЫХ СИГНАЛОВ57) Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия путем уменьшения времени подготовки к работе при изменении начальной частоты и знака скорости формируемых сигналов. Синтезатор частотно-модулированных сигналов содержит первый регигтр 1 памяти, второй регистр 2 памяти, цифровой компаратор 3, блок 4 упрлг ле(л(я, б (ок 5 формирования кода частоты. Колглувтор 6, накопитель 7 кодов, первый сугл 1 аго 3 8 (о дов, второй сумматор 9 кодов, ис(. 1; 10 тактовой частоты, третий регистр 11 ц:(; ч ги, четвертьс 1 рег 11 стр 12 и,31 яти и блок (1 (а мяти. При этом блок 4 управления; .(3(1(и( из первого генератора 14 импул( гов, е(г(1- го клоча 15, элеглента ИЛ 1 16, первого ьче чика 17, первого триггера 1 ( г( Г 3( триггера 19, второго клоча 20 ого; ;, .чика 21, коммутатора 22, второго:еа тора 23 импульсов. Синтезатор( лстатнпмодулированных сигналов функцисипуо 1 в двух режимах: в режиме пог;готог 3 к(; ра(б те и в режиме формирования (ас го- нп-гл,. лированных сигналов. Время подгп(пл(;( работе при изменении лобык иэ гар и разоядов кода (ачальой частогы ест, (3 я- РТ ОДИН ПЕ 311 ОД ТЛКТОЕЗЬ(Х Иг.:ПУГ(,СОВ Г г(; генератора 14 1 ил,20 чика 21, компаратора 22, второго генерато-25 30 35 40 45 50 55 Изобретение относится к радиотехнике и может быть использовано в приемопередающих устройствах,Целью изобретения является повышение быстродействия путем уменьшения времени подготовки к работе при изменении начальной частоты и знака скорости формируемых сигналов,На чертеже представлена структурная электрическая схема синтезатора частотно- модулированных сигналов.Синтезатор частотно-модулированных сигналов содержит первый 1 и второй 2 регистры памяти, цифровой компаратор 3, блок 4 упрасления, блок 5 формирования кода частоты, коммутатор 6, накопитель 7 кодов, первый 8 и второй 9 сумматоры кодов, источник 10 тактовой частоты, третий 11 и четвертый 12 регистры памяти, блок 13 памяти, При этом блок 4 управления состоит из первого генератора 14 импульсов, первого ключа 15, элемента ИЛИ 16. первогосчетчика 17, первого триггера 18, второго триггера 19, второго ключа 20, второго счетпа 23 импульсов. Синтезатор частотно-модулированныхсигналов работает следующим образом, Синтезатор частотно-модулированных сигналов предназначен для формирования частотно-модулированных сигналов с начальной частотой 1 н, скоростью изменения частоты Ви фиксированной длительностью. Непосредственному формированию сигналов предшествует время М 1/Ь, где М 1 - коэффициент счета второго счетчика 21 блока 4 управления, Ьч - частота источника 10 тактовой частоты, в течение которого коды, формируемые синтезатором частотно-модулированных сигналов, соответствуют сигналу фиксированной частоты Ь,. Такой участок требуется исходя из условий обработки, а также для того, чтобы свести к минимуму переходные процессы в момент начала формирования собственно частотно-модулированного сигнала. Синтезатор частотно-модулированных сигналов функционирует в двух режимах: режиме подготовки к работе и режиме формирования частотно-модулированных сигналов,В режиме подготовки к работе осуществляется вычисление и запись кодов частоты и фазы частотно-модулированных сигналов в блок 13 памяти на низкой тактовой частоте, В режиме формирования частотно-модулированных сигналов происходит считывание кодов частоты и фазы формируемых сигналов из блока 13 памяти на высо 5 10 15 кой тактовой частоте, Работу в двух режимах координирует блок 4 управления.В режиме подготовки к работе цифровой компаратор 3 производит поразрядное сравнение п разрядов двоичного кода скорости частотной модуляции с входа и выхода первого регистра 1, а также производит поразрядное сравнение (и-гп) разрядов двоичного кода начальной частоты Кгс входа и первого выхода второго регистра 2. Старшие т разрядов кода начальной частоты Кгс входа и второго выхода второго регис гра 2 на цифровой компаратор 3 не поступают и в сравнении не участвуют. Поэтому цифровой компаратор 3 срабатывает только при изменении одного или нескольких из и разрядов кода скорости частотной модуляции К/3 или и-гп разрядов кода начальной частоты К на входах первого и второго регистров 1, 2, В момент срабатывания на выходе цифрового компаратора 3 формиру. ется командный импульс положительной полярности, который переводит синтезатор частотно-модулированных сигналов в режим подготовки к работе, По этому импульсу осуществляется установка нуля второго счетч,ка 21, второго триггераА пероогс триггера 18 и через элемент ИЛ 116 накопителя 7 и первого счетчика 17. Уровнем напряжения логического нуля г. выхода второго триггера 19 через первый выход блока 4 управления осуществляется предварительная установка г-разрядного кода в блок 5 формирования. При этом в младшие и-гп разрядов блока 5 формированид запись ваются и появляются на его ь:ходе младшие и - пз разрядов кода начал-ной частоты Кгс первого выхода второго регистра 2, а ь старшие гп разрядов блока 5 формирова ия записывается и появляется на его вход нулевой код. Уровень напряжения логического нуля с первого выхода первогс три гера 18 поступает на управляюв е входы первого ключа 15 и коммутатора б (через четвертый выход блока 4 управления;, при этом первый ключ 15 закрывается и не пропускает на выход импульсы с псрвого генератора 14, поддерживая на своем выходе уровень напряжения логического нуля, а коммутатор б подключает к входу и-разряд ного накопителя 7 и-разрядный кор с выхода блока 5 формирозания. Уровень напряжения логической единицы с второго гыхода первого триггера 18 поступает на управляющие входы второго ключа 20 и коммутатора 22, при этом второй ключ 20 открывается и раэрешэет прохождение тактовых импульсов с выхода второго генератора 23 на счетный вход вгорого счетчика 21, гакто 1626317вый вход блока 5 формирования, вход разрешения записи блока 13 памяти (на последние два через второй выход блока 4 управления), а коммутатор 22 подключает выход второго генератора 23 импульсов к счетному входу первого счетчикд 17 и через пятый выход блока 4 управления к тактавыл 1 входам накопителя 7, с первого ио четвертый регистры 1, 2, 11 и 12 соответственноС приходом тактовых импульсов на первый счетчик 17 его содержимое начинает увеличиваться и используется для адресации блока 13 памяти, в который по адресу, формируемому в первом счетчикс 17, записывается и-разрядный код гдчальной астаты Кгс выхода блока 5 формированиягчерез вход кода частоты блока 13 памяти, Причем старшие гп разрядов и-рдзрялногакода начальной частоты Кгравнь нулго и следовательно, он меньше (не превышает) кода начальной частоты Кг, записанного во втором регистре 2, на величину, соответствующую коду в гп старших разрядах второго регистра 2, т,е. является неполным по величине. Неполный па величине и разрядный код начальной частоты Кгчерез кам. мутатор 6 поступает также ня вход накопителя 7. С приходом гяктавых импульсов на тактовый вход накопителя 7 на егс выходе фар ми руется посл еда вят ел ь нас гь неполных по величине и-разрядных кодов фазы Кр, соответствую эих неполному коду начальной частоты Кгсогласно вьражениюКр =4 Кг - М епг - г Кг ), г 1)Г 1где= 1,2,3 М 1: М = 2,и - разрядность накопителя 7;Й 1 - емкость второго счетчика 21;епт - оператор выделения целой части.Указанная последовательность кодов фазы через вход кода фазы записывается в блок 13 памяти, Второе слагаемое вырджения (1) реализуется автоматически при переполнении накопителя 7,Таким образом, в блок 13 памяти записываются последовательности непалньх кодов начальной частоты и фазы, соответствующих монохраматическому участку сигнала. При поступлении М 1-го импульса на вход второго счетчика 21 происходит его переполнение, а под действием ил 1 пульсд переполнения второй триггер 19 меняет свое состояние, Выходным сигналом с второго триггера 19 и первого выхода блока 4 управления с блока 5 формирования снимается команда предвдрител нои у а: яки.При этом нэ выходе блока 5 формирования начинает формироваться последова ельность неполных кодов частоты г Оглдсна вы рэжениюКгн +К/ )а на выходе накопителя 7 начина.т формироваться последовательнось неполных кодов фазы согласно выра,кегиюКгэ"=Кг(М 1+1)+кг 1 0 1)г Рэ15, ) - 1) - г ег г - ГК; ,л + 1, + 3где=-1,2,3 м 2-и 1; н 2 - емк сгг пеага;асчетчика 17,Второе слдгаемое выряжепя (.)зуется автоматически при гэерегнэ", ии". дкапителя 7. Укязягп ые иаследагг эикодов также записывяОт- в бяо; 13 о;,;.-гипо адресам, фармипуел ым г и "гг.ке 17, и соотгетс 1 г 1 оэ уч.-стк,иг я . сЛИНЕйНЬМ ЗАКОНОМ 1;Л"а.Г Ч Ч., Итквадрдтичныг законам ярг:т.ыНепслнотд записыгэ; - .мых и ря 1,; ьх ивдов обусловлена тем, что иги: л;.;. ; и,;иИСПОЛЬЗУЕтся нЕполнг й и э г;ли;н П- яРЯДНЫ 1 КОД Н,ЧЯГ 1 ЬНайЯСТГ гг,., ишие гп разрядов которого рявги, н. ю"1ПрацЕСС ВЬИСЛЕН 1 Ка-:с: ГР. сэ- ся до моменя перепгг на.;я;ер огочика 17 емкгстькэ М 2. Рм.ости л 1 и.счетчика 17 и савпадчг иресав блока 13 пямяги вьгр:;и .:Кай,чтобы обеспечигь фарл 11 рогэгпп;.; гь хчастотно-модулирагэ нь к сигналов г:,:ксиМЭЛЬНО НЕабкадГМОГ д 11 тоЛЬГОСГИТкакс. -. (Ы 2 - М"/гг, гОбщяя ЛэяКСИМдЛЬНдя Г,гГтп:.,ИОС-., СИГнала с учетом времени. в тгчгиг,а .Отарага4 с 1из блока 13 памяти считываются коды К,и Кгл, формируемье ндястг с ф 1 ксраванной частотой, будет равнаТобщ.лас. - 42/гиг.)50 Режим подго;авки к рабате гажет бытьпрерван при изменении хотя бь одного разряда и-разрядного кадя скорости частотноймодуляции или хатл бы ОД:Ога из а-Гп ллячших разрядов и-разряднога кадяи яльгг й55 чаСтаты КГна вхОДЕ УСтрайетг При ЗтамвхоДные кОДы будут записаня иергэьй иотарой регистры 1, 2, а р жг,м падготсвки крдботЕ НдНЕТСя С ВЫ;ЭдбаКГ КОЛ 1 ГгдОГОимпульса на выходе цифравога компарата 1626317ра 3, Г 1 ри )зг.чеЧеччч любого из т) старших разрядов и Оз зп ного кода нацзль 1 ой частоты Кпрер.Г)зил режима подгоОвки к рабо) е 1 е ротзод.:т, 1 Оь)й,:.Од э;зт)1- шетс- Лс прон )егистр 2, поскольку нз 5 тзктсг.(-. хтд,"тт)рпгп регистра 2 (тзк же как и пеГ)1;) О Р .;стГ)з 1) НЕПРг-.рыгнО постуглет тз; -Г(,-. ц ГГ тс с хг л,) комлутатора, .:хс(дь персеО ключа 15 1), 1 Гз(,Г)1 Птр, к 1 Оч 25 15 тк,1;ч ч разрешает прохг, ,денис импуи) Г) Г;.Зепзт)1 14 черРэ ЭЛПМЕ;1,1З ЦХ)Д УСтано,(5 Ч НУля ПЕРЛО ("., Ч 7 и через ц(зстГ)." ВЫХОД Г(ло;,) (; 1.)(п, ход устаоьц(уля 30 акоп(.: ,ь утзОр 6 по,кт 1 (:Г)т и) с)зрвих рг( Г)з,зГ),Одз 1 з 1 зль 1 Оч частои КЧС ВтрОГО "Хода ГЗГОрОГО рЕГИСтра 2 И1 у)ес)йч код , " )льных и-гл разрядах к входу нз.ппчт-.л 7 Урвень нзпряжРния логГ ч)С.О: Г : . Горго гьхода Г)ервоо трЧГГГр. 1(5 и(уЗзет 1 з уГгав(5 ющие Бхп дц втопог ,з0 ч когчгчутзз)рз 2, при этом т)лц; . ц)1 О ззкр).Лается и запрещает п)хп;Г ГГ)Г) актовых игчпульсогз с 40 ВЫХОда В;ОГ;".( (,1 Г(;то 1 ТЗ 23 З СЧЕГНЫй вход го 1 Г ) "Зечикз 21; ерез второй ВЫХОГ ГЗ(лдГ) . 1 )Л;ЛЕ5 НЗ Т) КтоЬЙ вход Оло 3 (1)01 ь(1-1 зг(,1( 5 11 1(з Гзход рззрецения.;и 1)си б О з );,1 г(Ог.чглузтор 45 22 подк.лО л(:.т.-ыход и. точникз 10 такте(ВОч ЧЗСТОтЫ К С ,Т(Г)лУ )х(ДУ ПЕГ)ВОГО СЧЕтЧИКа 17 и ЗероГ)цГГ( Г)1.(ход бл(окз 4 упГ)ззления к Такт)Г)ьГ., хс,Г 1. накопителя 7 с первого по чо 1; т и )Лгистз 1, 2 11 1,) соответ 50 СТВО 1 ЦГ)ОВЕЬ 1 ЛПГ)яжРНИЯ )1 ОГИ 4 ГСКОЙ еди 1 и)1" ",с тз пр.ого ге 1,1)зторз 14 цере- Г ,)в и;о 15 ч эл.,глент ИЛИ 16 ГК)СЧ, 1- -: З Л ОД УСЗЗОВК(УЛЯ ПЕРВОГО сРтчтчк;: : . .1 .)з 5 пергыи счетчик 17 в нулеьц м Г ,) Зи.(, и через 1 ес)ой выход блг)кз 4, пр лсн:1 Ст, пз,т нз вход установкилч з:"О(ОГц 7 выдерживая его в нулевм стГоц зии, устр",сГ)О готово перейти в режим формирования частотно-модулированных сигналов. К этому моменту времени в блоке 13 памяти записаны п-разрядные неполные по величине коды частоты и фазы монохроматического и частотно-модулированного сигнала, при вычислении которых не использовались старшие пз разрядов кода начальной частоты, хранящегося во втором регистре 2, Процесс формирования частотно-модулированных сигналов заключается в считывании из блока 13 памяти неполных по величине и-разрядных кодов частоты и фазы и их коррекции, заключающейся в дополнении кодов частоты и фазы до полных величин.Устройство переходит в режим формирования частотно-модулированных сигналов при появлении на выходе первого генератора 14 уровня напряжения логического нуля, поскольку это напряжение через первый ключ 15 и элемент ИЛИ 16 поступает на вход установки нуля первого счетчика 17, через шестой выход блока 4 управления поступает на вход установки нуля накопителя 7 и разрешает смену их состояний, При этом длительность формируемых сигналов определяется длительностью импульса отрицательной полярности на выходе первого генератора 14, Последовательность тактовых импульсов, поступающих на счетный вход первого счетчика 17 от источника 10 тактовой частоты чеоез коммутатор 22 начинает увеличивать содержимое первого счетчика 17, которое через третий выход блока 4 управления поступает на адресный вход блока 13 памяти и используется для последовательного считывания содержимого блока 13 памяти, Режим считывания блока 13 памяти задается уровнем напряжения логического нуля, поступающим через второй выход блока 4 управления с выхода второго ключа 20, В соответствии с изменяющимися адресами на выходе кода частоты блока 13 памяти (второй выход) формируется последовательность и-разрядных неполных по величине кодов частоты Кт монохроматического (на начальном этапе) и частотно-модулированного сигнала, которая поступает на вход и-разрядного четвертого регистра 12. Параллельно на выходе кода фазы блока 13 памяти (первый выход) формируется последовательность и-разрядных неполных по величине кодов фазы формируемого сигнала, которая поступает на вход и-разрядного третьего регистра 11. Под действием тактовых импульсов с выхода источника 10 тактовой частоты, поступающих через коммутатор 22 и пятый выход блока 4 управления на тактовые входы третьего и четвертого регистров 11, 12, п-разрядныенеполные по величине коды фазы Кр и частоты К записываются и появляются на1выходах третьего и четвертого регистров 11.12 соответственно.Третий и четвертый регистры 11, 12 выполняют функцию буферных регистров и введены для того, чтобы не ухудшить бь 1 стродействие устройства при коррекции считываемых из блока 13 памяти и-разрядных неполных по величине кодов фазы Ку и ча 1 стоты К. Младшие и-в разрядов неполных1по величине п-разрядных кодов фазы Кр и1 частоты Кг формируемых сигналов с вторых1выходов третьего и четвертого регистров 11, и 12 соответственно поступают непосредственно на выходы синтезатора частотно-модулированных сигналов, Коррекция содержимого гп старших разрядов третьего и четвертого регистров 11, 12 происходит следующим образом, Старшие гп разрядов1 неполных по величине кодов частоты Кг формируемых сигналов поступают с первого выхода четвертого регистра 12 на первый вход второго сумматора 9, на второй вход которого поступают старшие гп разрядов кода начальной частоты Кг с второго выхода1второго регистра 2, На выходе второго сумматора 9 формируются старшие в разрядов полных кодов частоты синтезируемых сигналов. Таким образом на втором выходе четвертого регистра 12 и на выходе второго сумматора 9 формируются и-разрядные коды частоты Кг синтеэируемых сигналов, которые могут быть в дальнейшем использованы для управления частотой перестраиваемого генератора.Старшие в разрядов неполных по величине кодов фазы Кгл формируемых сигна 1лов поступают с первого выхода третьего регистра 11 на первый вход первого сугллэтора 8, на второй вход которого поступают в разрядов фазовых добавок КЬр, с выходов в старших разрядов накопителя 7, которые формируются иэ гп старших разрядов кода начальной частоты Кгн (поступающих с второго выхода второго регистра 2 через коммутатор 6 на входы гп старших разрядов накопителя 7) согласно выражени 1 о КА, =) Кг- М епт - ) Кг, (6)1 где ) = 1,2,3,М 2; К" - код в в старших разрядах второго регистра 2.Второе слагаемое выражения (6) реализуется автоматически при переполнении накопителя 7, Тогда на выходе первого сумматора 8 будут формироваться старшие 5 10 15 20 25 30 35 40 45 50 55 в разрядов полных кодов фазы синтезируемых сигналов, Таким образом на втором выходе третьего регистра 11 и на выходе первого сумматора 8 формируются п-разрядные коды фазы Кр синтезируемых сигналов, которые могут быть в дальнейшем использованы для обращения к постоянному запоминающему устройству (не показано), в котором записана таблица значений синусоидальной функции для последующего преобразования кодов амплитуд дискретного сигнала в аналоговый частотно-модулированный сигнал,Минимальный период тактовых импульсов на выходе источника 10 тактовой частоты ограничен быстродействием многоразрядного двоичного первого счетчика 17. Разрядность которого выбирается исходя из потребного объема блока 13 памяти и не превышает 12 - 16 двоичных разрядов. Быстродействие стандартной четы рел разрядной микросхемы, используемой для построения многоразрядных счетчиков. примерно равно быстродействию стандартной четырехразрядной микросхемы комбинационного сумматора, используемой для построения накопителя 7. Поэтому можно считать, что при использовании для формирования фазовых добавок КЬд старших двенадцати разрядов накопителя 7 (нэ остальные разряды коммутэгором 6 подключается нулевой код) потенциальное быстродействие устройства при фоомировэнии частотно-модулированных сигналов сохраняется, Для большинства практических применений оказывается достаточным изменение старших двенадцати разрядов кода начальной частоты Кг Для обеспечения высокой точности задания скорости частотной модуляции обычно используются накопители 7 разрядностью 24 - 32 двоичных разряда. Период тактовых импульсов второго генератора 23 (используемых в режиме подготовки к работе для расчета полнорэзрядных кодов фазы) должен быть более чем в два раза большим периода тактовых импульсов источника 10 тактовой частоты 10: 12 гититч/2,Время подготовки к работе при изменении любого из в старших разрядов кода начальной частоты составит один период тактовых импульсов первого генератора 14, поскольку следующий импульс с выхода первого генератора 14 позволит формировать частотно-модулированный сигнал с новым значением начальной частоты беэ скачка и разрыва по частоте, При формировании квазинепрерывных частотно-модулированных сигналов, длительность которыхравНа Г(ЕР.0 Г(У 1 П(н ГОРЕИЯ, Н)МЯ ГОДГОТОВКИ К РабТЕ ПГ)ЗДЛДГссо 40 ГО УСГГОйСТЕВбудет о ху,з.;0(л . , ае расно длительно тифорМ 10(."В(10 Г( ЧВГ; ОТ НО Г(ОДул 1 ОГ)ес".110 ГОСИГНДГ 5,П)Л,Э 1 с, ".СИИ ( ОтрВ ГЗП 1: )(.Г( с(:14( (З)((1(Е Гз Э (, ) ( .( .. -, ; , 1 ; , ,-( ; а т Г(, (- С)О )".: В.", И; С ( З;сГ КЭ 1;ГОфорг 1 г - :;, "и со ступе(ч;.:л за;Г)- ногл: , , 1 "",(с. (1 с Тотт"ениеДЛ 1 П, ЬсГ" ЛЛ З Г)1; ЭТГ(СОГ 1)кЬлин с (.;ХП,1;"1 РГ," ЗаГ 1С й ., ;ГГ(, : ":)ГЬсГ; Г)ТЫ,.; ( -(; ", (1;ТГ 2 КГЗ; (1.; ИС 30ПОЛ ЬЗ).,;.: :1 ЦИ 11.(ХГ,Д.:ОДГЧЭСТОГ( ,1:с 155 (,ЗЗО( 1 ЛГ11"ГЪР 15 5) " 1 З",.Н"ЗЬХОГ, КГЛЬ(;( -зы. ). П,О; Он.1 Угл Роиств ,Габо),ЭТГз 4С с:Г: Па (,. (Зр(.(. Ду 1,ГГГ 1 ГИй И(.: -35тесих ., 1с а. г, (г(. )с и, 1 и, быст 1)0ДИ С 1и, . З С(" Г Г5 . ) и;) с Д с. и И 1нулевого к(дд .ор )с Ги чдстотн )и модуляции К , зредлагаемое усзройгтзо можетбЫтЬ ИСПОс,ЗО)ВНО Н КдчсСТОЕ С.ТЕЗВГОрасетки асФ о ) г у ) а и з г)р е ти яИЗс 1 ТГ с Я , ОТИС 140 Д)ГЛ1 РОВа 1Н Ы Х С Ис , С О( ,д щ И И и О Г ..Г ГЗ.Е Л ЬНО Сс(ГО 1 с 1 Ьз 1(НИГ ТЛКТОЕ.ЧВСТОТЫ, 45бЛОК.,си. бЛО 5; 1:рИ)ро(аНИя КОддЧаотО(Ы ИГз" :,;.15 т, ОСЛЭД(ЬД)ЕЛЬО СОе д и (е1 1,. р в (.,1 с );гр( д1 Я ги ц 1,1 (1) О эЕ СЫ 1;(ГсЗ(с.К О П И (З(Ь КОДО Н1 В Т П Г, О ИРеглстР,О;4.и. В)ОРГ)й вход ЦФРОГ)ОГО 50ко(лпдра Ора Обьедс(зз с кодог:ым входомГЕр,ОГО рв(итр З Па(ЛЯИ И 5)НЛЯГ)тЯ П-.(ЗЬ Лкодсвн 1 входом синтезатора юг тотно-модулир)(зг)1 ьх ГИГналог, )1)етий )ход цифрового ког,рагпр) пбьедин н кодоеьгмЕХОД 011 В";)Грг. ГИС (":д Г,".15 Ти ЯВЛЯЕТСЯБТОРЬ(4 Г( .,ГЗ".:ХОГЛ Сии ГОЗДО)Д ЧЗСТ 0 Т 1 0- (4 0 ДУ ЛР 0 З сЫ Х С И ГД Л 0 Н, Р 1: Х 0 Дцифрс;зого компдраторд подключен к устаНОВГ)сс,М, ЕХСУ ЗЛ.К, УПРДЛеИЯ В(ХОД первого регистра памяти соединен с вторым ВхОДОм блока формирОВаниЯ кода частоты, третии вход которого объединен с четвертыгл входом цифрового компаратора и подкл Очен к первому выходу второго регистра П, )ЯТИ, ВЫХОД НаКОПИтЕЛЯ КОДОВ СОЕДИНЕН СОГ)Ь 14 ВХОДОМ бЛОКа ПаМЯтИ, ВтОрОй ОЫХОд бл;.кд управления подключен к тактовому зхг)ду блока формирования кода частоты и к входу разрешения записи блока памяти, адресный вход которого соединен с третьим выходом блока управления, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия путем уменьшения времени под о)онки к работе при изменении наел(;ной частоты и знака скорости формируемых сигналоо, введены последовательно соединенные третий регистр памяти и первый сумматор кодов, четвертый регистр памяти, оторой сумматор кодов и коммутатор, информационный и управляющии Входы и выход которого подключены соотьетстоенно к выходу блока формирования кода частоты, к четвертому выходу блока управления и к первому входу накопителя коган, гзход с"(нхронизации которого объединен с входами синхронизации первого, второго, третьего и чстнертого регистров памяти и подключен к пятому выходу блока управления, шестой выход которого соединен с входол установки нуля накопителя кодов, кодсоый (зход третьего регистра па;пи подклочен к пернолу выходу блока дмяти, второй выход которого соединен с 1:одооым Выходом четвертого регистра па)яти, второй вход первого сумматора кодов соединен с выходом накопителя кодов, пергзьй выход четвертого регистра памяти подключен к первому входу второго сумматора кодов, второй вход которого объединен с втог)ы 4 Входогл коммутатора и соединен с вторым нь;ходом второго регистра памяти, выходы первого и второго сумматоров код(о(з, Вторые выходы третьего и четвертого рогистров памяти являются соответственно пе. )ым, вторым, третьим и четвертым выходами синтззатора частотно-модулированных сигналов.2, Снтездтор по п, 1, о тл и ч а ю щи йс 5 тем, что блок управления содержит последовательно соединенные первый генердор импульсов, первый ключ, элемент ИП 1 Г), первый счетчик, первый триггер, второй клоч, нторои счетчик и второй триггер, последовдзельно соединенные второй. енердтор импульсов и коммутатор, выход которого соединен с взорым ьходом первого счетчика, оь:ход второго генератора импульсоо подключен также к сигнальному входу гзторого ;лОча, второй вход элемента ИЛИ13 1626317 14 Составитель Ю,КовалевТехред М,Моргентал Корректор Н.Король Редактор А.Мотыль Заказ 282 Тираж 443 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина. 101 объединен с вторым входом первого триггера, вторым входом второго триггера и с установочным входом второго счетчика и является установочным входом блока управления, выход второго триггера является первым выходом блока управления, первый выход первого триггера соединен с вторым входом коммутатора, второй выход первого триггера подключен к управляющему входу первого ключа и является четвертым выходом блока управления, выход второго ключа является вторым выходом блока управления, второй выход первого счетчика, выход 5 коммутатора и выход элемента ИЛИ являются соответственно третьим, пятым и шестым выходами блока управления, третий вход коммутатора является сигнальным входом блока управления.