Устройство для контроля памяти

ОПИСАН СССР 1985.СССР 1987.ТРОЛЯ ПАМЯ(57) Из ной те обеспе тывани тании вычислительльзовано для в режиме счииси при испыойств. Цель ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ДЛЯ КОН обретение относится к нике и может быть исп чения контроля памяти я - модификации - зап запоминающих устр изобретения - повышение достоверности контроля памяти за счет обеспечения дополнительных режимов контроля. Устройство содержит блок 1 формирования информационных последовательностей, блоки ЗАПРЕТ 2 и 14, мультиплексор 3, счетчики 4 и 8, блок 5 обнаружения ошибок, элемент И 6, элемент И-ИЛИ 9, триггер 7, ключ 10, блок 12 синхронизациМ, коммутатор 13, компаратор 15, формирователи 17 и 18. Устройство позволяет формировать следующие алгоритмы функционального конт- . роля: адресный код, псевдослучайный циклический код, последовательная запись- считывание, марш, псевдослучайный циклицеский марш, 9 ил.Изобретение относится к вычислительной технике, в частности к контролю запоминающих устройств, и может бытьиспользовано в серийном производстве ипри испытании запоминающих устройств.Цель изобретения - повышение достоверности контроля памяти за счет обеспечения дополнительных режимов контроля,На фиг. 1 изображена структурная схема устройства для контроля памяти; на фиг.2 - 5 - структурные схемы блока формирования информационных последовательностей(фиг. 2), блока синхронизации (фиг. 3), коммутатора (фиг. 4), формирователя (фиг. 5); нафиг. 6-9 - временные диаграммы работыустройства в режимах: псевдослучайныйциклический код(фиг. 6), адресный код (фиг,7), марш (фиг, 8) и псевдослучайный циклический марш (фиг, 9).Устройство для контроля памяти (фиг. 1)содержит блок 1 формирования информационных. последовательностей, первый блокЗАПРЕТ 2, мультиплексор 3, первый счетчик4, блок 5 обнаружения ошибок, элемент И 6,триггер 7, второй счетчик 8, элемент И-ИЛИ9, ключ 10, состощий из ключевого элемента111 и триггера 112, блок 12 синхронизации,коммутатор 13, второй блок ЗАПРЕТ 14,комп аратор 15, состоящий из триггера 161 ианалогового компаратора 162 и формирователи 171-17 з и 18,На фиг. 1 приняты следующие обозначения для входов устройства, УО - стробирующий, У 1 и У 2 - соответственно первый ивторой входы задания режима работы устройства, входы УЗ-У 6 объединены и названы первым установочным входом, У 7 - входреверса, У 8 - второй вход ЗАПРЕТ, У 9 -управляющий вход, У 10 - первый вход ЗАПРЕТ, У 11 - вход "Выбор информационныхпоследовательностей", У 12 и У 13 - соответственно второй и третий установочные входы, У 14 - вход сброса, У 15 - вход запуска,Блок.1 формирования информационныхпоследовательностей (фиг, 2) содержит сумматор 19 по модулю два, коммутаторы 20 почислу входов сумматора, формирователь 21логического "0", формирователь 22 логической "1", регистр 23 сдвига и триггер 24.Блок синхронизации (фиг, 3) содержит спервого по шестой элементы И 251-256, элемент И - НЕ 26, первый элемент И 271, второй элемент И 272, первый элемент И-НЕ. первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 301и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ302Коммутатор 13 (фиг, 4) содержит первыйэлемент И-ИЛИ 311, и второй элемент ИИЛИ 3.12.25 управляющие входы необходимо подать со 30 35 40 45 5 10 15 20 50 55 В качестве компаратора 16 может быть использован триггер Шмитта.Формирователь 17 (фиг. 5) Содержит первый элемент И-НЕ 321, второй элемент И-НЕ 322, первый усилитель 331 напряжения, второй усилитель 332, первый ключ 341 и второи ключ 342.Устройство работает следующим образом,К предварительно установленным в третье состояние формирователям 17 и 18 подключены входы блока контролируемой памяти (не показан), выходы которого подключены к компаратору 162; счетчик 8 установлен в начальное состояние, с которого он начинает счет в процессе работы устройства, а когда достигает нулевого состояния, формирует на своем выходе сигнал переноса. Этот сигнал вместе с выходным сигналом блока 5 поступает на элемент И-ИЛИ 9,на выходе которого формируется уровень, запирающий ключ 10, и тем самым запрещающий дальнейшую работу устройства.Перед началом работы устройства на ответствующие сигналы, которые устанавливают блоки устройства в требуемый режим, после этого на информационный вход триггера 112 подаетСя уровень логической "1" и ключ 10, открываясь, разрешает поступление синхроимпульсов на блоки устройства, Вследствие этого блок 1, блок ЗАПРЕТ 2 и мультиплексор 3 формируют информационную последовательность, которая через формирователь 17 поступает на информационные входы контролируемой памяти, а также эталонную последовательность, с которой в блоке 5 сравниваются выходные данные, поступающие через компаратор 15 с выходов контролируемой памяти. Счетчик 4 сг.,вместно с коммутатором 13 и блоком ЗАПРЕТ 14 формирует адресную последовательность, поступающую на формирователь 18. Триггер: 7 формирует сигнал "Запись-считывание", необходимый для работы устройства в режимах записи информации в контролируемую память, считывания данных из контролируемой памяти и сравнения их с эталоном, Блок 12 синхронизации вырабатывает служебные сигналы: разрешения записи и тактовый, а также импул ьсы синхронизации для блока 5, триггера 161, Формирователи 17 и 18 выполняют функцию сопряжения устройства с контролируемой памятью, формируя электрические сигналы в виде импульсов напряжения с заданной амплитудой и длительностью фронта и спада. Перед началом работы устройства формирователи 17 и 18 устанавливаются в третье состояние, после10 20 30 35 40 45 50 этого к устройству подключается контролируемая память, формирователи 17 и 18 открываются, триггер 112 открывает ключ 10 и начинается работа устройства. Элемент И 6служит для перевода в третье состояние и 5 обратно формирователя 171. В процессе работы устройства данные с выхода контролируемой памяти поступают на компаратор 16 г, который производит аналоговое сравнение выходного сигнала с заданным порогом, результаты сравнения поступают на триггер 161 и запоминаются там, а сравнение с эталоном производится в следующем такте.Режим формирования псевдослучайного циклического кода (фиг. 6) обеспечивается следующей начальной установкой входов управления устройства, обозначенных на фиг. 1 как УОУ 15. УО - логический "0", У 1 - логическая "1", У 2 - логический "0", УЗ - логическая "1", У 4 - логическая "1", У 5 - логический "0", У 6 - логическая "1", У 7 - логический "0", У 8 - логический "О", У 9 - коммутирует на выход мультиплексора 3 импульсы синхронизации СО, У 10 - логическая 25"1", У 11 - устанавливает параметры псевдослучайного циклического кода, У 12 - логическая "1", У 13 - логическая "1", У 14 - устанавливает начальное состояние счетчика 8, который определяет число циклов обращения к контролируемой памяти, У 15 - логический "О". Таким образом, ключ 10 закрыт, все блоки, входящие в состав устройства, находятся в исходном состоянии, формирователи 17 и 18 в третьем состоянии. Далее к устройству подключается контролируемая память и на вход У подается логическая "1", в результате этого формирователи 17 и 18 открываются и на входы контролируемой памяти поступают сигналы, которые переводят ее в начальное состояние. На вход запуска устройства поступает логическая "1", которая переводит триггер 112 в состояние логической "1" и открывает ключ 10, в результате чего импульсы синхронизации поступают на блоки устройства, которое переходит в рабочий режим, В этом режиме устройство находится до тех пор, пока не произойдет одно из двух событий: либо счетчик 8 достигнет нуля и выдаст импульс переноса на первый вход элемента И-ИЛИ 9, либо сработает блок 5 обнаружения ошибок и сформирует сигнал УЕВ на второй вход элемента И-ИЛИ 9, Тогда элемент И-ИЛИ 9 закроет ключ 10 и работа устройства прекратится. На вход запуска устройства подается логический "0", триггер 112 переходит в состояние логического "0", подтверждая запрет работы устройства, на нулевой синхронизирующий вход устройства подается логический "0", закрывая формирователи 17 и 18 и к устройству подключается следующий блок контролируемой памяти.Режим формирования адресного кода фиг.7) аналогичен режиму формирования псевдослучайного циклического кода, эа исключением того, что на входы У 9 и У 11 устройства подают параметры адресного кода, а на вход У 10 подается логический "0", запрещающий работу первого блока ЗАПРЕТ.Режим формирования кода марша имеет три фазы: фаза предварительной записи в контролируемую память логического "0", фаза считывания иэ каждого элемента памяти логического "0" и записи в этот элемент памяти логической "1" при изменении содержимого счетчика 4 от начального до конечного адреса и фаза считывания из каждого элемента памяти логической "1" и записи логического "0" в этот элемент памяти при изменении содержимого счетчика 4, начиная от конечного адреса и кончая в начальном (фиг, 8).Псевдослучайный циклический марш выполняется за две фазы (фиг. 9). В первой фазе происходит запись в контролируемую память псевдослучайного циклического кода, а во второй - считывание из каждого элемента памяти контролируемой памяти и записи в него следующего члена псевдослучайного циклического кода, при этом адреса изменяются от нулевого до последнего. Длительность второй фазы ограничивается длиной псевдослучайного циклического кода,формула изобретения Устройство для контроля памяти, содержащее блок формирования информационных последовательностей, первый блок ЗАПРЕТ, мультиплексор, первый счетчик, блок обнаружения ошибок, элемент И и триггер, инвертирущий выход которого соединен с первым информационным входом первого блока ЗАПРЕТ, второй информационный вход которого соединен с выходом переноса первого счетчика, выходы переноса старших разрядов которого соединены с группой информационных входов мультиплексора, первый выход блока формирования информационных последовательностей соединен с первым информационным входом блока обнаружения ошибок, второй выход блока формирования информационных последовательностей сигналов является информационным выходом устройства, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности контроля памяти за счет обеспечения дополнительных режимов контроля, в него введены второй счетчик, 1587598элемент И-ИЛИ, ключ, блок синхронизации, коммутатор, второй блок ЗАПРЕТ, компаратор, причем первый вход элемента И является стробирующим входом устройства, выход элемента И является выходом разрешения выдачи информационных последовательностей, вход синхронизации первого . триггера соединен с первым выходом коммутатора, второй выход которого соединен с входом синхронизации второго блока ЗАПРЕТ, выход переноса первого счетчика соединен с первым информационным входом коммутатора, выход ключа соединен с первым информационным входом мультиплексора, вторым информационным входом коммутатора,.тактовым входом блока синхронизации, входами синхронизации второго счетчика и блока. формирования информационных последовательностей, третий информационный вход коммутатора соединен с инвертирующим выходом триг-.гера, первый и второй управляющие входы коммутаторов являются соответственно первым и вторым входами задания режима работы устройства, второй вход элемента И и вход разрешения записи блока синхронизации соединены и подключены к инвертирующему выходу триггера, первый и второй выходы блока синхронизации соединены соответственно с входами синхронизации блока обнаружения ошибок и компаратора, управляющий вход блока. синхронизации является первым установочным входом устройства; третий и четвертый выходы блока синхронизации являются соответственно выходом. разрешения записи и тактирующим выходом устройства, выходь: разрядов первого счетчика являются адресными выходами устройства, вход синхронизации первого счетчика соединен с выходом второго блока ЗАПРЕТ, вход реверса первого счетчика является одноименным входом устройства, инвертирующий выход триггера 5 соединен с первым информационным входом второго блока ЗАПРЕТ, второй информационный вход которого соединен с выходом переноса второго счетчика и первым входом элемента И-ИЛИ управляющий 10 вход первого блока ЗАПРЕТ является первым входом ЗАПРЕТ устройства, второй информационный вход мультиплексора соединен с прямым выходом триггера, вход синхронизации первого блока ЗАПРЕТ сое динен с выходом мультиплексора, управляющий вход которого является одноименным входом устройства, выход первого блока ЗАПРЕТ соединен с установочным входом блока формирования информационных 20 последовательностей, управляющий входвторого блока ЗАПРЕТ является вторым входом ЗАПРЕТ устройства, вход "Выбор", информационных последовательностей блока формирования информационных по следовательностей является одноименнымвходом устройства, выход компаратора соединен с вторым информационным входом блока обнаружения ошибок, выход которого соединен с вторым входом элемента И ИЛИ, третий и четвертый входы которогоявляются соответственно вторым и третьим установочными входами устройства, вход компаратора является информационным входом устройстьа, выход элемента И-ИЛИ 35 соединен с первым управляющим входомключа, второй управляющий вход которого является входом запуска устройства, информационный вход ключа является входом синхронизации устройства.1587598 Ж РР ЛО 41 Р Э РО С 7 С 2 П Фиг. У Составитель ВЯфудековТехред М,Моргентал . Редактор Е.Папп Корректор Н.Король Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101 Заказ 2425 Тираж 484 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5