Устройство для вычитания

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН ОПИСАНИЕ ИЗОБРЕТ 3;рс "и 3 г нЦ г 1 т;Е:," . ВТОРСНОМУ(56) Авторское св В 1411734, кл. САвторское свид У 1259249, кл. С тельство СССР Г 7/49, 1987. льство СССР Р 7/40, 1985. ров ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР 54) УСТРОЙСТВО ДЛЯ ВБИИТАНИ 57) Изобретение относится к вычислительной технике и может бытьиспользовано в процессорах ЦВМ "повьппенной достоверностью обработкиданных, Целью изобретения являетсяувеличение быстродействия Это достигается тем, что устройство для вычитания содержит два регистра 6 и 7чисел, два блока элементов И 8 и 9,элементы И 10 и 11, блок 12 элемен"тов ИЛИ, триггеры 13 и 14, блоки 15и 16 постоянной памяти, регистры 17и 18 переносов, элементы ИЛИ 19 и20 с соответствующими связями, 1 ил.,1 табл,Изобретение относится к вычислительной технике, предназначено для вычитания многоразрядных кодов золотой пропорции и может быть исполь 5 зовано в процессорах ЦВИ с повышенной достоверностью обработки данных.Цель изобретения - повышение быстродействия.На чертеже представлена схема уст ойства для вычитания.Устройство содержит вход 1 уменьаемого устройства, вход 2 вычитаемого устройства, первый и второй такновые входы 3 и 4 устройства, вход 5 начальной установки устройства, первый и второй регистры б и 7 чисел первый и второй блоки 8 и 9 элеменг ов И, второй и первый элементы И 1011, блок 12 элементов ИЛИ, второй 2 Опервый триггеры 13 и 14, первыйвторой блоки 15 и 16 постояннойамяти, первый и второй регистры 1718 переносов, первый и второй элеенты ИЛИ 19 и 20, выход 21 устройст а, входы 22-25 разрядов с третьего цо шестой адресного входа блока 15 постоянной памяти, входы 26-29 разРядов восьмого, второго, седьмого и Первого адресного входа блока 15 пос тоянной памяти, выходы 30-37 разрядов с первого по восьмой блока 15 постоянной памяти, выходы 38-40 разрядов с третьего по пятый первого регистра 17 переносов и выход 41 элемента ИЛИ 19.Первый и второй триггеры служат для выбора рабочей половины устройства и фиксирования ошибок во время выполнения операции устройством.Первыи и второй блоки 15 и 16 постоянной памяти предназначены для хранения таблицы.Первый и второй регистры 17 и 18 переносов обеспечивают запись и выдачу переносов для следующего такта и запоминание значения младшего из двух формируемых разрядов в каждом такте.Первый и второй элементы ИЛИ 19 и 20 предназначены для формирования значения младшего разряда разности каждого такта.Первый и второй регистры б и 7 чисел служат для хранения операндов и их сдвига на два разряда в сторону старших разрядов.Устройство работает следующим образом. Рассмотрим случай вычитания прямых и-разрядных золотых 1-кодов, гдеи кратно двум.Для выполнения вычитания на входы1 и 2 устройства подаются прямые золотые 1-коды соответственно уменьшаемого и вычитаемого. На вход 5устройства поступает сигнал, которыйустанавливает в "1" триггеры 13 и 14,обнуляет регистры 17 и 18 переносов,разрешает запись кодов чисел с входов 1 и 2 соответственно на первый ивторой регистры 6 и 7 чисел. По двастарших разряда записанных чисел поступают на четыре входа каждого блокапостоянной. памяти.На входы первого блока постояннойпамяти поступает следующая информация:вход 29 = и-й разряд уменьшаемого;вход 28 = (и)-й разряд уменьшаемого;вход 27 = и-й разряд вычитаемого;вход 26 = (и)-й разряд вычитаемого,На аналогичные входы второго блока постоянной памяти поступают теже разряды, но вычитаемое и уменьшаемое меняются местами,Входы 22-25 = значения четырехразрядов регистров переносов, которыев первом такте равны нулю.На выходах блоков постоянной памятиобразуется информация, соответствующая входным сигналам согласно таблице.Если значение разрядов уменьшаемого больше значений разрядов вычитаемого, то на выходе 37 первого блока15 постоянной памяти присутствует "Оа на аналогичном выходе второго блока 16 постоянной памяти - "1", которая устанавливает триггер 13 в "0".Это свидетельствует о том, что знакразности положительный и вычитаниепроизводится первым блоком 15 постоянной памяти. Если вычитаемое больше уменьшаемого, то на выходе 37первого блока 15 постоянной памятиприсутствует "1", которая устанавливает триггер 14 в "0". Это свидетельствует о том, что знак разности отрицательный, и вычитание производитсявторым блоком 16 постоянной памяти.Если значения разрядов уменьшаемогои вычитаемого равны, то и на выходе37 первого блока 15 постоянной памятии на аналогичном выходе второго бло515 ка 16 постоянной памяти присутствует "О". "1" на одном из этих выходов появляется в том такте, в котором значения выбранных разрядов уменьшаемого и вычитаемого различны, на другом выходе после этого всегда присутствует "О" независимо от значений поступающих разрядов, за исключением случаев нарушения работоспособности устройства.Рассмотрим случай, когда уменьшае-. мое больше вычитаемого, т.е, значения двух его старших разрядов больше значения двух старших разрядов вычитаемого. На выходах первого блока 15 постоянной памяти образуется информация соответствующая таблице, триггер 13 устанавливается в "О" (в соответствии с описанным). Подается сигнал на вход 3 устройства, по которому осуществляется сдвиг на два разряда в регистрах чисел и запись в два младших разряда регистра 6 значений с выходов 35 и 41, запись на регистр 17 переносов значений с выходов 30-3 первого блока 15 постоянной памяти. На этом первый такт вычитания закончен.В кажцом последующем такте на входы первого блока 15 постоянной памяти поступает новая информация и подается сигнал на вход 3 устройства. Таких тактов будет и/2. После этого подается сигнал на вход 4 устройства, На выходе элемента И 1 О присутствует "О", а на выходе элемента И 11 появляется "1", которая открывает блок 8 элементов И, и формируется результат вычитания:1-й, 2-й разряды = значения выходов 39 и 38 регистра 17 переносов;3-й - и-й разряды = 1-й - (и)-й разряды регистра 6 чисел,Этот результат через блок 12 элементов ИЛИ поступает на выход 21 устройства. 10 15 20 25 430 35 40 45 50 Устройство для вычитания, содержащее первый и второй регистры чисел, первый блок постоянной памяти и первый регистр переносов, причем входы уменьшаемого и вычитаемого устройства соединены соответственно с информационными входами первого и второго регистров чисел, входы разрешения сдвига которых соединены с входом; Формула изобретения 646126 разрешения записи первого регистрапереносов и с первым тактовым входомустройства, выходы п-х (и - разрядность чисел) разрядов первого и второго регистров чисел соединены соответственно с входами первого и второго разрядов адресного входа первогоблока постоянной памяти, выходы спервого по четвертый разрядов которого соединены с входами соответствующих разрядов первого регистрапереносов, выходы с первого по четвертый разрядов которого соединенысоответственно с входами с третьегопо шестой разрядов адресного входапервого блока постоянной памяти,вход начальной установки устройствасоединен с входом установки в "О"первого регистра переносов и с входами разрешения записи первого и второго регистров чисел, о т л и ч а - ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит второй блок постоянной памяти, второй регистр переносов, первый и второй блоки элементов И, блок элементов ИЛИ, первый и второй элементы И, первый и второй триггеры, первый и второй элементы ИЛИ, причем вход начальной установки устройства соединен с входами установки в "1" пер- вого и второго триггеров, с входом установки в О 1 второго регистра переносов, первый тактовый вход устройства соединен с входом разрешения записи второго регистра переносов, выходы и-х разрядов второго и первого регистров чисел соединены соответственно с входами первого и второго разрядов адресного Входа второго блока постоянной памяти, выходы с; первого по четвертый разрядов которого соединены с входами соответствующих разрядов второго регистра пе-, реносов, выходы с первого по четвертый разрядов- которого соединены соответственно с входами с третьего по шестой разрядов адресного входа второго блока постоянной памяти, выходы (и)-х разрядов первого и второго регистров чисел соединены соответственно с входами седьмого и восьмого разрядов адресного входа первого блока постоянной памяти, выход пятого разряда которого соединен с входомсоответствующего разряда первого регистра переносов, выход шестого разряда первого блока постоянной памяти1564612 переносов, выход шестого разряда второго блока постоянной памяти и выходвторого элемента ИЛИ соединены соответственно с входами двух младшихразрядов второго регистра чисел, выходы разрядов, кроме двух старших,которого и выходы третьего и четвертого разрядов второго регистра переносов соединены соответственно с входами разрядов первого входа второгоблока элементов И, выход которого соединен с вторым входом блока элементов ИЛИ, выходы седьмого и восьмогоразрядов второго блока постояннойпамяти соединены соответственно спервым входом второго элемента ИЛИ ис входом установки в "0" второготриггера, выход которого соединен спервым входом второго элемента И, выход которого соединен с вторым входомвторого блока элементов И, выходы пятых разрядов первого и второго регистров переносов соединены соответственно с вторыми входами первого ивторого элементов ИЛИ, второй тактовый вход устройства соединен с вторыми входами первого и второго элементов И. и выход первого элемента ИЛИ соединены соответственно с входами двух младших разрядов первого регистра чисел, выходы разрядов, кроме двух старших, которого и выходы третье 5 го и четвертого разрядов первого регистра переносов соединены соответственно с входами разрядов первого входа первого блока элементов И, выход которого соединен с первым входом блока элементов ИЛИ, выход которого является выходом устройства, вы" Моды седьмого, восьмого разрядов первого блока постоянной памяти соедине ны соответственно с первым входом ,первого элемента ИЛИ и с входом установки в "О" первого триггера, выход которого соединен с первым входом первого элемента И, выход которого соединен с вторым входом первого блоа элементов И, выходы (п)-х разядов второго и первого регистров Чисел соединены соответстенно с вхо-рами седьмого и восьмого разрядов 25 адресного входа второго блока постоянной памяти, выход пятого разряда Которого соединен с входом соответствующего разряда второго регистра . 33 32 31 30 1 1 1 0 0 0 0 0 0 00 1 1 0 0 0 0 1 0 О О 11564612 26 36 35 Гт ГГ 1 25 24 23 22 29 28 27 Продолжение таблицы Выходы ПЗУТ Т 34 33 32 31 3013. 1564612 Продолжение таблицы Входы ПЗУ Выходы ПЗУ 27 26 37 33 32 25 24 23 22 29 28 31 30 1 1 1 0 0 О О 1 0 1 1 Составитель А. КлюевТехред И.Дидик Редактор А. Огар Корректор Н, Король Заказ 11.60 Тираж 560 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5