Устройство для вычисления функций

1472901 40 50 21, первый 22 и второй 23 элементы .ИЛИ, первый элемент И 24, первыйэлемент ИЛИ-НЕ 25, четвертый элементИ-НЕ 26, второй элемент ИЛИ-НЕ 27,третий элемент ИЛИ 28, второй 29и третий 30 элементы И, третий элемент ИЛИ-НЕ 31, второй 32 и третий33 элементы Нф,Блок 3 Формирования функций содержит умножитель 34, сумматор 35, накапливающий регистр 36 и выходной регистр 37.Устройство работает следующимобразом. 15На вход сброса устройства подается уровень "0", по которомупроисходит обнуление регистра 37блока 3, и триггер 20 блока 2 устанавливается в состояние "1" на инверсном выходе. Сигнал "1" с инверсного выхода триггера 20 поступаетна управляющий вход коммутатора 8,что приводит к подключению первойвходной переменной к адресному входу .25блока 1 О оперативной памяти. Нриэтом на первом выходе элемента И-НЕ11 действует сигнал "1", которыйпо сигналу на входе ввода коэффициентов разрешает запись значений козфФициентов представления воспроизводи"мой сплайн-функции в блох 10. Таккак в начальный момент на прямом вы-.ходе триггера 20 - сигнал "0", то навыходе элемента И-НЕ 11 Формируетсясигнал готовности устройства к работе.Управляющая ЭВИ распознает наличиесигнала ГОТОВНОСТЬ и заполняет блок10 оперативной памяти значениямикоэфФициентов С;,1На вход запуска устройства подается сигнал СТАРТ в виде "1", Приэтом на выходе элемента И-НЕ 17блока 2 появляется уровень "0",который устанавливает триггер 20 всостояние "1" на прямом выходе, сбрасывает в нуль счетчики 4, 12 и черезэлемент НЕ 32 блока 2 записываеткоды первой и второй входных пере-,менных во входной регистр 9, 1 напрямом выходе триггера 20 разрешаетпрохождение тактовых импульсов навыход элемента И-НЕ 18, На входыэлемента И-НЕ 26 подается сигнал свыхода нулевого и первого разрядовсчетчика 12, поэтому при Формированйина его выходе "1" она инвертируетсяэлементом ИЛИ-НЕ 27 и разрешает прохождение тактовых импульсов с выходаэлемента НЕ 21 на выход элемента ИЛИ28. Нулевой код с выхода счетчика 4формирует на выходе элемента ИЛИ 23блока 2 "0", который запрещает прохождение сигналов через элемент И24, а совместно с нулевым выходнымсигналом элемента ИЛИ 16 разрешаетпрохождение первого тактового импульса на выход элемента ИЛИ 22. Первыйимпульс с выхода элемента ИЛИ 22 сбрасывает в нуль накапливающий регистр36 блока 3, но не проходит через элемент ИЛИ-НЕ 25, так как сигнал старта еще не снят управляюшим устройст"вом.Сигнал "0" с выхода элемента ИЛИ,16 с помощью коммутатора 6 подключа"ет к адресному входу блока 5 постоянной памяти младшие разряды первойвходной переменной Х с выхода регистра 9, определяющих значение базисногосплайна В(Х), Так как на первом входе сумматора 7 действует нулевойкод, то на его выходе образуетсякод, равный коду старших разрядовпервой входной переменной, которыйопределяет первую половину адресакоэффициента С; (значение индекса 1)Вторую половину адреса коэффициента(значение индекса 1) определяет кодс выхода сумматора 15,Задний Фронт первого тактового.импульса с выхода элемента ИЛИ 28блока 2 записывает начальное значениеВ,(Х ) базисного В-сплайна с выходаблока 5 постоянной памяти и значениекоэффициента С с выхода блока 10оперативной памяти в умножитель34 блока 3, а также увеличивает содержимое счетчика 4 на единицу, Приэтом на выходе счетчика 4 формируетсякод 01, который приводит к изменениюномера участка базисного В-сплайна иадреса коэффициента (на выходе сумматора 7 формируется код, соответствую 1щий индексу х+1). Так как накапливающий регистр 36 блока 3 при этомобнулен, то умножитель 34 вычисляетпервое произведение С; . В(Х ), которое без изменений проходит навыход сумматора 35. Выходной код счетчика 4 не равен нулю, поэтому навыходе элемента ИЛИ 23 Формируетсясигнал "1", который запрещает работуэлемента ИЛИ 22 и разрешает прохожде-ние импульсов с выхода элемента И-НЕ18 через элемент И 24 на вход раз14729 30 45 решения записи накапливающего регистра 36 блока 3, следовательно, второй так 1 товый импульс записывает первое произведение с выхода сумматора 35 в5 регистр 36. Так как на выходе счетчика 4 действует код 01, то по заднему фронту второго тактового импульса с выхода элемента ИЛИ 28 производится запись в умножитель 34 новых значений 10 базисного сплайна и коэффициента, а счетчик 4 переводится в состояние 10. Умножитель 34 формирует второе произведение вида, которое суммируется в сумматоре 35 с предыдущим, записан ным в регистре 35, и результат вновь заносится третьим тактовым импульсом с выхода элемента И 24 блока 2 в регистр 36. По заднему фронту третьего тактового импульса с выхода элемента 20 ИЛИ 28 в умножитель 34 записываются новые значения базисного сплайна и коэффициента, а счетчик 4 переводится в состояние 11, Таким обоаэом, на выходе сумматора 35 блока 3 формиру ется первая сумма четырех произведений.Счетчик 4 обнуляется, и на выходе элемента ИЛИ 23 снова появляется нулевой сигнал, который запрещает работу элемента И 24 и разрешает прохождение пятого тактового импульса через элемент ИЛИ 22, сбрасывающего в нуль регистр 36 блока 3. Сигнал старта устройства снят, поэтому пятый тактовый импульс с выхода элемента ИЛИ 22 проходит на выход элемента ИЛИНЕ 25 и разрешает запись в нулевую ячейку блока 13 оперативной памяти первой суммы четырех произведений. Нулевой сигнал с выхода элемента ИЛИ 16 запрещает работу элемента И 30, поэтому "0" с его выхода открывает элемент ИЛИ-НЕ 31 и на суммирующий вход счетчика 12 поступает импульс с выхода элемента ИЛИ-НЕ 25, который своим задним Фронтом переводит. счетчик 12 в состояние 0001. При этом код второй половины адреса коэффициента, формируемый сумматором 15, увеличивается на единицу. На следующих четырех тактах осуществляется формирование второй суммы четырех произведений (причем второй индекс увеличен на единицу) аналогично. На адресном входе блока 13 оперативной памяти действует код 01, поэтому вторая сумма записывается в его первую ячейку, Аналогичным образом происхо 01 6дит формирование третьей и четвертой сумм четырех произведений.На выходе элемента ИЛИ-НЕ 27 появ-. ляется , которая запрещает прохождение тактовых импульсов через элемент ИЛИ 28. Таким образом, счетчик 4 не перебрасывается, оставаясь в нулевом состоянии. Однако тактовый импульс проходит через открытые элементы ИЛИ 22 и ИЛИ-НЕ 25 и эаписы" вает четвертую сумму в третью ячейку блока 13 оперативной памяти, а также. проходя через открытый элемент ИЛИ-НЕ 31, перебрасывает счетчик 12 в состояние,0100, В результате сигнал "1", появившийся на выходе элемента ИЛИ 16, с помощью компаратора 6 подает на адресный вход блока 5 постоянной памя ти младшие разряды второй входной переменной У и с помощью кбммутатора 14 подключает к второму информационному входу умножителя 34 блока 3 вы-ход блока 13 оперативной памяти, а также разрешает прохождение тактовых импульсов с выхода элемента И-НЕ 18 через элемент И 30, с выхода элемента ИЛИ 16 проходит через элемент ИЛИ 22, инвертируется элементом ИЛИ-НЕ 25 и держит элемент ИЛИ-НЕ 31 в открытом состоянии. Следовательно, тактовые импульсы начинают поступать с выхода элемента И 30 через открытый элемент ИЛИ-НЕ 31 на суммирующий вход счетчика 12. Тактовый импульс записывает своим задним Фронтом значение В (У) базисного В-сплайна, соответствующего младшим разрядам второй входной переменной У, а также первую сумму четырех произведений, считываемую из нулевой ячейки блока 13 оперативной памяти, в умножитель 34 блока 3 и устанавливает на выходе нулевого и первого разрядов счетчика 12 код 01. Умножитель 34 формирует произведение, которое заносится так товым импульсом в накапливающий регистр 36 блока 3, При этом импульс с выхода элемента ИЛИ 28 своим задним фронтом переписывает из блока 13 оперативной памяти и блока 5 постоянной памяти в умножитель 34 блока 3 новые значения суммы произведений и базисного сплайна и перебрасывает счетчик 12 в состояние 10, Процесс вычисления протекает аналогично,Когда на третьем выходе счетчика12 появляется сигнал "1", открывающий элемент И 29, тактовый импульс прохо 1 ч 7290151015 20 35 40 45 50 дит на выход элемента И 29 и записывает результат, сформированный на выходе сумматора 35, в выходной регистр 37 блока 3. При этом сигналом свыхода элемента НЕ 33 производитсясброс триггера 20, на инверсномвыходе которого появляется сигнал,говорящий об окончании процесса очередного вычисления и о готовностиустройства к приему новых кодоввходных переменных и новому преобразованию. Новое преобразование производится с подачей очередного сигнала СТАРТ и происходит аналогичноописанному выше,Формула изобретения1. Устройство для вычисления функций, содержащее генератор импульсов, блок управления, блок формирования функций, первый и второй счетчики, блок постоянной памяти первый и второй блоки оперативной памяти, с первого по третий коммутаторы, первый сумматор, входной регистр и элемент И - НЕ, причем выход генератора импульсов соединен с тактовым входом блока управления, входы пуска и сброса которого подключены соответственно к входам пуска и сброса устройства, вход сброса которого соединен с первым входом начальной установки блоКа формирования Функций, выход значения функции которого соединен с выходом функции устройства, выход установки и выход;разрешения записи промежуточного результата блока управления соединены соответственно с вторым входом начальной установки и входом разрешения записи в накапливающий регистр блока Формирования функций, выход признака умножения блока управления соединен с тактовым входом блока формирования Функций и входом суммирования первого счетчика, первый информационный вход блока формирования Функций соединен с выходом блока постоянной памяти, адресный вход с нулевого по (р)-й разрядов которого соединен с выходом первого коммутатора, где р - количество младших разрядов аргумента, адресный вход с р-го цо р+1)-й разрядов подключен к выходам соответственно нулевого и первого разрядов первого счетчика, информационному входу соответственно нулевого и первого разря; дов блока управления и входу нулевого и первого разрядов первого операнда первого сумматора, вход остальныхразрядов первого операнда которогосоединен с входом логического нуляустройства, выход первого сумматорасоединен с первым информационным входом с нулевого по (п - р - 1)-й разрядов второго коммутатора, где иразрядность аргументов, второй информацирнный вход которого подключен квходу первого аргумента устройстваи информационному входу первой группы.разрядов входного регистра, информационный вход второй группы разрядовкоторого соединен с входом второгоаргумента устройства и информационнымвходом первого блока оперативнойпамяти, адресный вход которого соеди" нен с выходом второго коммутатора вход разрешения записи данных первого блока оперативной памяти подключен к выходу элемента И - НЕ, первый и второй входы которого соединены соответственно с входом признака вводакоэффициентов устройства и выходомпризнака коммутаций блока управленйя,подключенного к управляющему входувторого коммутатора, выход признака окончания счета блока управления со" единен с выходом готовности устройства, выход признака цикла блока управления соединен с входом суммированиявторого счетчика, выход сброса блокауправления соединен с входами сбросапервого и второго счетчиков, выходзаписи аргументов блока управлениясоединен с входом разрешения записивходного регистра, выход разрядов снулевого по р-й которого соединен спервым информационным входом первогокоммутатора, причем блок Формирования функции содержит умножитель сумматор, накапливающий регистр, выходной регистр, первый и второй информационные входы умножителя соединенысоответственно с первым и вторым инФормационными входами блока ФормированияФункций, выход умножителя соединен с входом первого слагаемогосумматора, вход второго слагаемогокоторого соединен с выходом накапливающего регистра, информационныйвход котрого,соединен с выходом сумматора, выходом промежуточного результата блока Формирования функцийи информационным входом выходного регистра, выход которого подключен квыходу значения Функции блока Формиро 14729вания функции, первый и второй входы начальной установки которого соединены с входами установки соответственно выходного и накапливающего регистров, входы разрешения записи которых со- единены соответственно с входами разрешения выдачи и разрешения записи в накапливающий регистр блока формирования функций, тактовый вход которого 10 соединен с входом синхронизации умно- жителя, о т л и ч а ю ш е е с я тем, что, с целью расширения области применения за счет дополнительной возможности вычисления функций двух пере, менных, в него введены второй сумматор и элемент ИЛИ,причем выход нулевого и первого разрядов второго счетчика соединен с адресным входом второго блока оперативной памяти, информаци онным входом второго и третьего разрядов блока управления и входом нулевого и первого разрядов первого операнда второго сумматора, вход остальных разрядов первого операнда 25 которого соединен с входом логического нуля устройства, выход второго сумматора соединен с первым информационным входом с (и-р)-го по Г 2(п-р)-13-го разрядов второго ком- ЗО мутатора, вход второго операнда с нулевого по (а-р-)-й разрядов второго сумматора соединен с выходом соответственно с р-ю по (и)-й разрядов входного регистра, выход разрядов с п-го по (и+р)-й которого соединен с вторым информационным входом первого коммутатора, выход разрядов с (и+р)- го по (2 п)-й входного регистра сое; динен с входом второго операнда вто рого сумматора, первый вход элемента ИЛИ подключен к выходу второго разря- да второго счетчика, выход элемента ИЛИ соединен с управляющими входами первого и третьего коммутаторов и информационным входом четвертого разряда блока управления, информационный вход пятого разряда которого соединен с выходом третьего разряда второго счетчика, соединенного с вторым входом элемента ИЛИ выход выдачи результата блока управления соединен с входом разрешения выдачи блока формирования функций, выход промежуточного Результата которого соединен с информационным входом второго блока оперативной памяти, вход разрешения записи которого соединен с выходом разрешения записи в операО 11 Отинную память блока управления, выход второго блока оцеративной памяти соединен с первым информационным вхо, дом третьего коммутатора, второй информационный вход которого соединен с выходом первого блока оперативной памяти, выход третьего коммутатора соединен с вторым информационным входом блока формирования функций.2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок управления содержит с первого по четвертый элементы И - НЕ, триггер, три элемента НЕ, первый и второй элементы ИЛИ, три элемента И, три элемента ИЛИ-НЕ, причем первые входы первого и второго элементов И-НЕ подключены к тактовому входу блока управления, вход пуска которого соединен с вторым входом первого элемента И-НЕ; выход которого соединен с первым входом третьего элемента И-НЕ, входом установки в "1" триггера и подключен к выходу сброса блока управления, вход сброса которого соединен с входом установки в "О" триггера, инверсный выход которого подключен к выходу признака коммутации блока управленияУ выход окончания которого соединен с третьим входом первого элемента И-НЕ и подключен к выходу третьего элемента И-НЕ, второй вход которого соединен с прямым выходом триггера и вторым входом второго элемента И-НЕ, выход которого через первый элемент НЕ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и первым входом первого элемента И, второй вход и выход которого соединены соответственно с выходом второго элемента И - НЕ и выходом разрешения записи промежуточного результата блока управления, выход разрешения записи в оперативную па-. мять которого соединен с выходом первого элемента ИЛИ-НЕ, первый и второй входы которого соединены соответственно с входом пуска блока . управления и выходом первого элемента ИЛИ, подключенным к выходу установки блока управления, информационный вход нулевого и первого разрядов которого соединен с первым и вторым входами второго элемента ИЛИ, информационный вход второго и третьего разрядов блока управления соединен с первым и вторым входами четвертого элемента12 1472901 У) И-НЕ, выход которого соединен с вторым входом второго элемента ИЛИ в ,первый вход и выход которого соединены соответственно с выходом второгоэлемента ИЛИ и первым входом третьегоэлемента ИЛИ, второй вход и выходкоторого соединены соответственно свыходом первого элемента НЕ и выходомпризнака умножения блока управления, 10выход выдачи результата которого соединен с выходом второго элемента И,первый вход которого соединен с информационным входом пятого разряда блока управления, второй вход второго 15элемента И соединен с выходом второ-,.го элемента И-НЕ и первым входом третьего элемента И, второй вход которого соединен с третьим входом первого элемента ИЛИ и подключен к информационному входу четвертого разрядаблока управления, выход третьегоэлемента И соединен с первым входомтретьего элемента ИГИ-НЕ, второйвход и выход которого соединены соответственно с выходом первого элементаИЛИ-НЕ и выходом признака цикла блока управления, выход сброса которогочерез второй элемент НЕ соединен свыходом записи аргументов блока управления, выход выдачи результата кото-рого через третий элемент НЕ соединенс входом синхронизации триггера, информационный вход которого соединенс входом логического нуля устройства,бченк дакт орре 1712/4 раж 6 ак Подпи изобретениям и откр Раушская наб., д.о оми оск КН суд твенно 11303 таЖ иям пр