Устройство для деления двоичных чисел

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 27 О 19) ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретенилительной технипользовано для ЕЛЕ НИЯ НЫХ носится к вычисможет быть исания специализи и зд ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССР646331, кл, С 06 Р 7/52, 1979.Авторское свидетельство СССР1103224, кл. С 06 Р 7/52, 1982,рованных вычислительных машин. Цель изобретения - повышение быстродействия за счет исключения потерь времени на сдвиг делителя до начала деления и частного после его окончания, а также за счет минимизации числа циклов деления при заданной точности получения результата. Устройство содержит блоки определения значащей части делимого и делителя, коммутаторы делимого и делителя, регистры делимого, делителя и частного, два блока сравнения, сумматор, два сумматора-вычитателя и блок управления.2 ил., 1 табл.Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах.Цель изобретения - повышение быстродействия.На фиг. 1 изображена. структурная схема предлагаемого устройства для деления двоичных чисел, на фиг . 2-функ - циональная схема блока управления.Устройство для деления двоичныхчисел (фиг, 1) содержит вход 1 кодаделимого, вход 2 кода делителя,вход 3 кода точности деления, вход 4сигнала сопровождения, блок 5 определения значащей части, делимого,состоящий из узла выделения приоритета 5 и шифратора 52, блок б определения значащей части делителя,состоящий из узла выделения приоритета б и шифратора 6,.сумматор 7,дополнительный сумматор-вычитатель8; коммутатор 9 делимого, коммутатор 10 делителя, блок 11 управления,дополнительный блок 12 сравнениякодов, регистр 13 делимого, регистр14 делителя, сумматор-вычитатель 15,Фблок 16 сравнения кодов, регистр 17частного, выход частного 18, выход19 окончания деления устройства.Блок управления (фиг2) содержиттриггер 20, вычитающий счетчик: 21циклов, первый элемент НЕ 22, первый элемент И 23, генератор 24 импульсов, регистр 25 сдвига, В-триггер 26, второй элемент НЕ 27, второй элемент И 28, элемент ИЛИ 29,третий элемент И 30,Устройство работает следующимобразом,На входы 1, 2 и 4 устройства(фиг. 1) поступают и и и разрядные коды делимого А, делителя Ввместе с сигналом сопровождения. Вблоках 5 и 6 определения значащей частиделимого и делителя определяется чис.ло значащих разрядов кодов делимого и делителя и результат кодируется ш , ш разрядным кодом. ПриЯф Вэтом число значащих разрядов каждогокода определяется как разность между разрядностью соответствующегокода (и , и ) и числом старших нулед Эвых разрядов, следующих в нем подряд,Если, например, на входы 1 и 2 устройства поступили 8-разрядные кодыА и В, которые равны 10010010 и00010101 соответственно, то на вы 5 ходах прямого кода блоков 5 и 6 опре.деления значащей, части делимого иделителя формируются 4-разрядныекоды 1000, 0101, а на выходы обратного кода блока 6 определения значащейчасти делителя поступает код 1010. Выходные коды блоков 5 и 6 опре"деления значащей части делимого иделителя управляют процессом коммутации соответствующих входных кодовв коммутаторах 9 и 10 делимого иделителя так, что первый разряд ихвыходного кода соответствует первому значащему разряду ("1") входногокода, второй разряд выходного кода -второму, следующему за значащим,разряду входного кода и т,д. Поэтомудля рассмотренных значений кодов20А = 10010010 и В = 00010101 на выходы коммутаторов 9 и 10 делимого иделителя поступают соответственнокоды А = 10010010 и В = 10101000,которые записываются в регистры 13и 14 делимого и делителя по сигналамразрешения записи делимого и делителя формируемым на выходах блока 11управления,После записи делимого и делителя30.регистров 13 и 14 делимого и делителя сравнивается в блоке 16 сравнения кодов и одновременно на выходесумматора-вычитателя 15 формируетсяразность регистров 13 и 14 делимогои делителя, которая записывается вкоммутатор 9 делимого по сигналу синхронизации (сигнал Т) с первого40 выхода регистра 25 сдвига блока 11управления, В том случае, если содержимое регистра 13 делимого не меньше содержимого регистра делителя;т.е, А )у В, то разность делимого иф 5 делителя с выхода коммутатора 9 делимого переписывается затем по сигналу, разрешение записи делимого в регистр 13 делимого со сдвигом - засчет коммутации на один разряд влево.50 Одновременно с записью разницы (А-В)в коммутатор 9 делимого производится сдвиг в регистре 17 частного изапись в младший разряд его единицы,так как А 3 В. В том случае, .еслисодержимое регистра 13 делимогоменьше содержимого регистра 14 делителя, т.е. А ( В, тогда перезаписьразности А-В из коммутатора 9 дели 1270758Обратныйкод на выходахшифратора Прямой код на выходах шифрато ра Код делителя1 1000 0111 010111 1000 0110 1001 001 0101 1010 0001 0100 00001 1100 0011 0000010000001.00000001 0010 11010001 11 10 Вследствие того, что в блоке б определения значащей части делителя используется обратный код делителя, то в названном блоке содержатся элементыНЕ.Управление процессом деления в устройстве осуществляется блоком 11 управления (фиг. 2), работающем в ждущем режиме, причем запуск его осуществляется при поступлении сигнала сопровождения на вход Б- григ- гера 20.В исходном состоянии триггер 20 и Р-триггер 26 установлены в ноль, на входе "Сброс" счетчика 21 - высокий уровень, поэтому он не считает импульсы, а на всех выходах блока 1 1 управления - низкий уровень. При поступлении сигнала сопровождения на вход триггера 20 устанавливается низкий уровень на входе "Сброс" вычитающего счетчика 21 циклов. Сигнал с прямого выхода триггера 20 разрешает запись единицы в регистр 25 сдвига по сигналу от генератора 24 импульсов. После появления высокого уровня на первом выход регистра 25 сдвига по следующему сигналу генератора 24 на первом выходе регистра 25 сдвига появляется низкий уровень, а на втором выходе- высокий уровень, В результате син 51 О 15 20 25 30 35 40 45 сО 55 хронно с сигналом сопровождения запускается регистр 25 сдвига формируя при этом на выходах два импульса Т и Т, которые, не совпадая во времени, следуют друг за другом. Сигнал Т 1 поступает на первый выход блока 11 управления, синхронизируя процесс записи информации в коммутатор 10 делителя и осуществляя сдвиг информации в регистре 17 частного. Первый сигнал Т, сформированный после поступления сигнала сопровождения, через элемент И 28 поступает на выход блока управления, а по заднему фронту устанавливает в единицу Р-триггер 26, высокий уровень с прямого выхода которого поступает на выход блока 11 управления, управляя коммутацией информации, а по переднему фронту вводя в регистр 14 делителя код делителя Сигнал Тг поступает на выход элемента И 28, если он первый по счету с момента начала деления, или если на вход анализа элемента ИЛИ 29 поступает высокий уровень, т.е, если делимое не меньше делителя. В первом случае входной код делимого, а во втором - код разности делимого и делителя записывается в регистр 13 делимого. Если в некотором цикле деления делимое меньше делителя, то на вход анализа поступает низкий уровень, который запрещает прохождение сигнала Т на второй выхоц блока управления и разрешает его прохождение на выход элемента И 30, т. е, на выход блока управления, при этом производится один сдвиг влево в регистре 13 делимого.Управление количеством циклов депения производится счетчиком 21, перед началом деления, в который низким уровнем с выхода 1)-триггера 26 (до момента его включения) осуществляется ввод кода числа циклов деления с входа устройства управления, Каждый цикл деления включает два такта (сигналы Т 1 и Т), причем в первом цикле в регистре делимого и делителя 13 и 14 записываются делимое и делитель, а во всех последующих - происходит непосредственно деление чисел. После окончания очередного цикла деления по сигналу Т из содержимого счетчика 2 вычитается единица. После выполнения числа циклов деления на единицу большего кода числа циклов деления на инфор70758 мационном счетчике 21 входе на выходе Заем" счетчика формируется сигнал, определяющий момент окончания деления. Этот сигнал поступает на выход 19 устройства, причем в блоке управления сигнал на выходе счетчика циклов устанавливает в исходное (нулевое) состояние триггер 20 и 0-триггер 26.В том случае, если деление данных чисел производить не надо (результат равен нулю), то на вход сброса счетчика 21 вычитающего циклов поступает высокий уровень, который устанавливает в ноль счетчик и по первому сигналу Т регистра 25 сдвига а счетчике формйруется сигнал "Заем", оп - ределяющий окончание процесса деления,В предлагаемом устройстве процесс деления начинается сразу после поступления делимого, делителя и сигнала сопровождения на входы 1, 2 и 4 устройства, а результат деления - частное формируется одновременно с моментом окончания деления (по переднему фронту синхросигнала). 5 10 15 20 Устройство для деления двоичных чисел, содержащее регистры делимого, делителя, частного, сумматор-вычитатель, блок сравнения кодов и блок управления, содержащий регистр сдвига, вычитающий счетчик циклов, триггер, генератор импульсов, три элемента И, причем выход регистра делимого соединен с первыми входами сумматора-вычитателя и блока сравнения кодов, второй вход сумматора-вычитателя соединен с выходом обратного кода регистра делителя, выход прямого кода которого соединен с вторым входом блока сравнения кодов, выход которого соединен с входом анализа блока управления, выход разрешения записи делимого которого соединен с входом разрешения записи регистра делимого, вход. разрешения сдвига которого соединен с выходом разрешения сдвига блока управления, выход разрешения записи делителя которого соединен с входом разрешения записи регистра делителя, выход регистра частного является выходом результата устройства, о т л и ч а ющ е е с я тем, что, с целью повышеФормула изобретения 25 ЗО 35 40 45 50 55 8ния быстродействия, в него вве)ены блок определения значающей части делимого, содержащий узел вьщеления приоритета и шифратор, блок определения значащей части делителя, содержащий узел выделения приоритета и шифратор, коммутаторь; делимого и делителя, сумматор, дополнительные сумматор-вычитатель и блок сравненИя кодов, причем вход блока определения значащей части делимого является входом делимого устройства и соединен с входом узла вьщеления приоритета блока определения значащей части делимого и с первым информационным входом коммутатора делимоГо, второй информационный вход которого соединен с выходом сумматора-вычитателя, выход коммутатора делимого соединен с информационным входом регистра делимого, вход блока определения значащей части делителя явля-. ется входом делителя устройства и соединен с входом узла выделенияприоритета блока определения значащей части делителя и с информационным входом коммутатора делителя, выход которого соединен с информационным входом регистра делителя, выходузла выделения, приоритета блока определения значащей части делимого соединен с входом шифратора блока определения значащей части делимого, выход которого соединен с первым уп.равляющим входом коммутатора делимого и с первым входом сумматора, второй вход которого является входомкода точности деления устройства,прямой выход узла выделения приоритета блока определения значащей части делителя соединен с входом шифратора блока вьщеления значащей части делителя, прямой выход которогосоединен с управляющим входом коммутатора делителя и первым информационным входом дополнительного блокасравнения кодов, второй информационный вход которого соединен с выходомсумматора и с первым входом дополнительного сумматора-вычитателя, второй вход которого соединен с инверс- ным выходом шифратора блока определения значащей части делителя, выход блока сравнения кодов соединен с информационным входом регистра частного, вход разрешения сброса которого соединен с выходом дополнительного блока сравнения кодов и с9 1 первым входом разрешения сброса вычитающего счетчика циклов блока управления, информационный вход которого соединен с выходом дополнительного сумматора-вычитателя, вход синхронизации дополнительного блока сравнения кодов является входом сигнала сопровождения устройства и соединен с единичным входом триггера блока управления, в который дополнительно введены Р-триггер и два элемента НЕ, элемент ИЛИ, причем прямой выход триггера соединен с первым входом первого элемента И, выход которого соединен с информационным входом регистра сдвига, тактирующий вход которого соединен с выходом генератора импульсов, выход старшего разряда регистра сдвигасоединен с . входом разрешения сдвига регистра частного и входом синхронизации коммутатора делимого устройства и с/входом первого элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход младшего разряда регистра сдвига соединен с первыми входами второго и третьего .элементов И, с тактирующим входом Р-триггера и входом заема вычитаю- щего счетчика циклов, второй вход 270758 оразрешения сброса которого с .,".нненс инверсным выходом триггера, входразрешения сброса которого соединенс входом разрешения сброса Р-триггера и с выходом заема вычитающегосчетчика циклов и является выходомокончания деления устройства, информационный вход Р-триггера соединен с входом логической единицы, 1 О прямой выход Р-триггера - с инверсным входом разрешения записи вычитающего счетчика циклов и с вторымвходом третьего элемента И, третийвход которого соединен с выходом 15 второго элемента НК, вход которогосоединен с вторым входом второго эле.мента И и с выходом элемента ИЛИ,первый вход которого соединен с инверсным выходом Р-триггера, второй гО вход элемента ИЛИ является входоманализа блока управления, выход вто.рого элемента И является выходомразрешения записи делимого блока управления, прямой выход Р-триггера 25 является выходом разрешения записиделителя блока управления и соединенс вторым управляющим входом коммутатора делимого, выход третьего элемента И является выходом разрешениясдвига блока управления.1270758 оставитель Н.Маркеловаехред Л.Серикова . Корректор Л.Пилипенко Редактор Ю.Середа аказ 6244/51 аб, д, 4 роизводственно-,полиграфическое предприятие, г. Ужгород, ул. Проектна Тир ВНИИПИ Г по дела 113035,ударственного коми изобретений и откр осква, Ж, Раушс Подписноеета СССРтий