Преобразователь двоичного кода в р-ичный позиционный код

(56) Патент США4069478,кл. 340-. 347, опублик. 1978Авторское свидетельство485444, кл. С 06 Г 5/02,(54) (57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В р-ИЧНЫЙ ПОЗИЦИОННЫЙ КОД, содержащий сдвиговый регистр, сумматор-вычитатель и блок управления, выход сдвига которого соединен с входом управления сдвигом сдвигового . регистра, выход старшего разряда которого соединен с входом младшего разряда регистра сдвига, выход записи блока управления соединен с входом управления записью сдвигового регистра, (ш + 1) старших разрядов которого (щ =1 оя р) соединены с первой группой входов сумматора-вычитателя, выходы которого соединены с входами (ш + 1) старших разрядов сдвигового регистра, о т - л и ч а ю щ и й с я тем, что, с целью упрощения преобразователя и расширения класса решаемых задач путем обеспечения возможности изменения основания системы счисления, он содержит регистр константы, выходы которого соединены с второй группой входов сумматора-вычитателя, вход задания режима которого соединен с выходом знака блока управления, вход которого соединен с выходом старшего разряда сдвигового регистра, а блок управления содержит распределитель импульсов, два триггера, два элемента И, два элемента запрета, элемент ИЛИ и сдвиговый регистр, выход младшего разряда которого подключен к входу его старшего разряда, к информационному входу первого триггера, к первому входу первого элемента И и запрещающему входу первого элемента запрета, выход которого является выходом сдвига блока управления, выход записи которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого элемента И и запрещающим входом второго элемента запрета, выход которого является выходом знака блока управления, вход которого соединен с информационным входом второго триггера, выход которого соединен с входом второго элемента запрета, а единичнйй вход соединен с первым выходом распределителя импульсов и с нулевым входом первого триггера, синхровход которого соединен с вторым выходбм распределителя импульсов, с синхровходами второго триггера и сдвигового регистра, с входом первого элемента запрета и с вторым входом.первого элемента И, третий выход распределз- теля импульсов соединен с первым входом второго элемента И, второй вход которогосоединен с инверсным выходом первого триггера, а выход второго элемента И соединен с вторым входом элемента ИЛИ.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении преобразователей кодов и вычислительных устройств, 5Цель изобретения - упрощение преобразователя и расширение класса решаемых задач путем обеспечения возможности изменения основания системы счисления. 10На фиг. 1 изображена структурнаясхема предлагаемого преобразователя;на фиг. 2 - структурная схема блокауправления; на фиг. 3 " временнаядиаграмма тактирующих сигналов. 15Преобразователь (фиг, 1) содержит .сдвиговый регистр 1, сумматор-вычитатель 2, регистр 3 констант и блок4 управления, Выход 5 блока 4 управления соединен с входом управления 20сдвигом сдвигбвого регистра 1, выход6 записи блока управления - с входомуправления записью сдвигового регистра, выход 7 знака блока управления -соединен с входом задания режима 25сумматора-вычитателя, единичное значение сигнала на входе задания режима работы настраивает сумматор-вычитатель на выполнение сложения, нулевое - на выполнение вычитания. Сдвиговый регистр 1 содержитразрядовсистемы счисления с основания рЬ ш) двоичных разрядов, где ш - число двоичных разрядов, отводимых дляпредставления одной р-ичной цифры, а З 5к - разрядность р-ичного числа,Сумматор-вычитатель 2 и регистр3 константы, имеют по ш + 1 двоичныхразрядов. Выходы регистра 3 константы подключены к входам вычитаемого 40сумматора-вычитателя 2, а выходыш + 1 старших двоичных разрядов сдвигового регистра 1 - к входам уменьшаемого.Блок 4 управления (фиг. 2) содержит сдвиговый регистр 8, триггеры19 и 10, элементы ИЛИ 11, элементыИ 12 и 13, элементы 14 и 15 запретаи распределитель 16 импульсов, выходы 17-19 которого осуществляют тактирование блока управления. Сдвиговый регистр 8 имеет Ос - 1) ш + 1двоичных разрядов. Для построения регистров 1 и 8, а также триггеров. 9 и 10 необходимо использовать триггеры с внутренней задержкой, выполненные, например, по МЯ-схеме,особенность которых состоит в переключении в новое состояние послеснятия тактирующего сигнала.Максимальное основание рщсистемы определяет число ш двоичныхразрядов, отводимых для представления одной цифры р-ичного числа, всоответствии с выражением ш =Зо 82 Рмк . Если ш выбрано таким,то устройство можно использоватьдля перевода двоичноно числа в систему счисления с любым основаниемрб 3, 4 рщ. Например, если рь 3, 4, , 15, то для представления р-ичной цифры необходимовыбрать ш = 1 о 8 15 1 = 4, Если жер Е 3, 4, 5, 6 у 7 , то ш =1 оК,7=3.В исходном состоянии двоичноечисло записано в сдвиговом регистре 1 (младший разряд числа находится в крайнем справа разряде регистра, а в регистре 3 константы находится двоичный код величины А =Ю" 12 - р/2, где р - основание сис-.темы счисления, в которой требуется представить результат). Например,если устройство предназначено дляработы с основаниями р 6 3, 4,15, т,е ш = 4, то при переводедвоичного чиСла в систему счисления с основанием р = 7 получаемА = 2 - 7/2 = 4,5 с основанием р == 9 - А = 2 - 9/2 = 3,5, с основанием р = 12 - А = 2 - 12/2 = 2и т.д, Число А в двоичном представ- .лении имеет не более одного.дробного разряда. В ш старших разрядах регистра 3 константы записывается целая часть величины А, а в младшемразряде - цифра дробной части этогочисла,При переводе двоичного числа в Е-разрядное р-ичное число необходимо выполнить К - 1 циклов. Каждый цикл включает 1 в + 1 тактов. В каждом 3.-м цикле (1 = 1, 2.1 с) вначале выполняется (К - 1)ш тактов преобразования, далее один такт коррекции, а затем пп тактов сдвига. Таким образом, в каждом последующем цикле число тактов преобразования уменьшается на ш, а число тактов сдвига увеличивается на такую жевеличину.В такте преобразования выполняются две микрооперации: суммирование - вычитание и сдвиг.Первой микрооперацией управляетсигнал с выхода 6 блока 4 управления,По этому сигналу в ш + 1 старших разрядов регистра 1 числа записываетсярезультат суммирования (вычитания) 5чисел, поступающих на входы сумматора-вычитателя 3, Если при этом навыходе 7 блока 4 управления присутствует единичный потенциал, то к содержимому ш + 1 старших разрядов регистра 1 числа прибавляется величина А, записанная в регистре 3 константы, а если нулевой потенциал -вычитается величина А. По сигналу. с,выхода 5 блока 4 управления осуществляется сдвиг информации в регистре1 числа на один двоичный разряд влево, В процессе сдвига цифра из старшего разряда этого регистра переписывается в его младший разряд, а20также запоминается в блоке 4 управ/ления (в триггере 9), В следующемтакте соответствующий этой цифрепотенциал присутствует на выходе7 блока управления, управляя работойсумматора-вычитателя 2, В отличии отвсех последующих тактов преобразования в первом такте каждого циклана выходе 7 блока 4 управления всегда присутствует единичный потенциал, З 0независимо от значения цифры, поступающей на, вход блока 4 управления впредыдущем такте. В связи с этимна сумматоре-вычитателе 2 всегда осуществляется суммирование. 35В такте коррекции блок 4 управле. ния поочередно выдает два управляющих сигнала на выход 6, в результатечего выполняются две микрооперацни.По первому сигналу, в зависимости .40от значения цифры, поступившей в блок4 управления в предыдущем такте,осуществляется прибавление к содержи-.мому старших разрядов регистра 1числа величины А или вычитании этой 45величины. По второму сигналу на вы-.ходе 6 всегда производится вычитаниевеличины А, так как на выходе 7 бло-.ка 4 управления в этом случае всегдаприсутствует нулевой потенциал. В 50такте коррекции сдвиг не выполняется.В каждом также сдвига блок 4 управления выдает только один управляющий сигнал на выход 5, в результатекоторого осуществляется циклический 55сдвиг информации в регистре 1.Будем считать, что устройствопредназначено для получения трех разрядов р-ичного числа, где ре 3, 4,15 1, Следовательно, 1 с = 3 и ш = 4. В этом случае для получения результата необходимо выполнить К - 1 = 2 цикла преобразования, Первый цикл будет содержать Ь - 1)ш = - (3 - 1)4 = 8 тактов преобразования, такт коррекции и д ш = 14 = 4 такта сдвига. Второй цикл будет включать Ос - 1) = (3 - 2) 4 = 4 такта преобразования, такт коррекции иш = 2 ф 4 = 8 тактов сдвига.Если осуществляется преобразование в систему с р = 15, то в исходном состоянии преобразуемое двоичное число записано в регистре 1; а в регистре 3 константы установленшдвоичный код величины А = 2 - р/2 = 2 ц- 15/2 = 0,5, т.е. содержимое 5-разрядного регистра 3 константь 1 имеет вид 0000, 1.При преобразовании двоичного числа в систему счисления с основанием р = 7 получаем А = 2-р/2 = = 8 - 7/2 = 4,5, т.е, в регистре 3 константы записано 0100,1. Результат преобразования имеет вид Х 1 = 654. В данном случае, как и в рассмотренном, для предтсавления р-ичной цифры используются 4 двоичных разряда, поскольку преобразрватель предназначен для работы с основаниями р ( 15. Для системы счисления с основанием р = 7 достаточно трех двоичных разрядов, Если необходимо построить устройство, для которого р.=7 являеися максимальным основанием, то можно уменьшить разрядность блоков 1-3 устройства, приняв ш = = 3. При этом уменьшается и число тактов в каждом цикле.Блок 4 управления обеспечивает выдачу управляющих сигналов следующим образом. В исходном состоянии в старшем разряде сдвигового регистра 8 записана единица (остальные разряды обнулены), триггер 10 установлен в нулевое, а триггер 9 - в единичное состояние. С началом работы преобразователя распределитель импульсов начинает вырабатывать регулярную последовательность управляющих сигналов на выходах 17-19 в соответствич с временной диаграммой, приведенной на фиг. 3 (цепи запуска распределителя 16 импульсов условно не показаны). В каждом цикле на выходы 18 и 191163479 на выходах блока. 4 управления обеспечивает выполнение тактов преобразования в операционной части устройства. Цифра с выхода регистра 1 запоминается в каждом такте на триггере 9и с его выхода через элемент 14 запрета выдается на выход 7 блока управления. Так как элемент И 13 закрытпри нулевом состоянии младшего раз- ЗЗряда сдвигового регистра 8, то нулевой потенциал с его выхода, поступающий на запрещающий вход элемента14 запрета, разрешаетпрохождение дится в нулевом состоянии и, следоваЗ выдается по Кш + 1 сигналу. Сигналы на выходе 19 отстают во времениот сигналов на выходе 18 на полпериода. На вьмоде 17 в каждом цикле формируется только один сигнал,совпадающий во времени с (Ь ш +. 1)сигналом на выходе 19. Как и в исходном состоянии, перед началом каждого нового цикла триггер 10 устанавливается в нулевое состояние сигналом с выхода 17, поступающим на вход К этого триггера. Следовательно, до того момента, пока на вход Т триггера 10 не поступает единица с выхода младшего разряда сдвигового регистра 8, элемент И 12 пропускает сигналы с выхода 18 распределителя 16 импульсов. Эти сигналы через элемент ИЛИ 11 поступают на выход 6 блока 4 управления. Пока единицаотсутствует в младшем. разряде сдвигового регистра 8, открыт и элемент 15 запрета, через который сигналы с выхода 19 распределителя 16 импульсов поступают на выход 5 блока 4 управления. Эта пара сигналов на сигнала с выхода триггера 9 на выход 7 блока 4 управления. В каждом такте по сигналу с выхода 19 распределителя 16 импульсов осуществляетсяциклический сдвиг вправо единицы всдвиговом регистре 8. После выполнения первых Ь - 1)ш тактов единица будет записана в младшем разряде этого регистра, так как он имеет (к -1)ш + 1 двоичных разрядов. На этом выполнение тактов преобразования воперационной части устройства завершается и следукщий такт является тактом коррекции. В этом такте триггер 10 еще нахотельно, сигнал с выхода,18 проходит через. элемент И 12 и элемент ИЛИ 11 на вьмод,6 блока 4 управления. Под действием этого сигнала выполняетсяпервая микрооперация (суммйрованиеили вычитание), Вторая микрооперация (всегда вычитание) так же выпол 5 няется по сигналу на выходе 6 блока4 управления. При этом на выход 6поступает сигнал с выхода 19 распределителя 16 импульсов через элементИ 13 и элемент ИЛИ 11, Этот сигналс выхода элемента И 13 также закрывает элемент запрета, чем достигается подача нулевого потенциала на выход 7 независимо от состояния триггера 9. На выхоце 5 в этом такте сигнал не формируется, так как элемент15 запрета закрыт,По окончании такта коррекции триггер 10 переключается в единичноесостояние, так как на его Т-входеприсутствует единичный сигнал, поступающий с выхода младшего разрядасдвигового регистра 8. Следовательно,в оставшиеся такты в текущем циклеэлемент И 12 будет закрыт, т.е, сигналы будут присутствовать только навыходе 5 блока 4 управления. В ре,зультате этого в регистре 1 в каждом такте будет осуществляться только циклический сдвиг информации. Перед началом выполнения нового цикла по сигналу на выходе 17 распределителя 16 импульсов триггер 10устанавливается в нулевое, а триггер9 - в единичное состояние.Отличие в выполнении каждого пос-ледующего цикла состоит в том, чтоединица в сдвиговом регистре 8 передначалом его выполнения смещена поотношению к предыдущему циклу.наш разрядов вправо. Это обеспечиваетуменьшение числа тактов преобразования в каждом цикле на ш и увеличениена такую же велйчину числа тактовсдвига. Смещение единицы на ш разря"ф дов вправо в каждом цикле осуществляется потому, что число разрядовсдвигового регистра 8 меньше числатактов в цикле на ш.Например, если число тактов в цикле составляет 13, как в рассмотренных числовых примерах, то при ш = 4сдвиговый регистр 8 содержит 9 двоичных разрядов. Перед началом,пер+вого цикла этот регистр будет иметьсостояние 10000000. После выполнения 13 сдвигов вправо (в 9 такте,единица из младшего разряда переписывается в старший) получим000010000, т.е. произошло смещение единицы на 4 разряда вправо.Для построения операционной части предлагаемого устройства требуется (ш + 1)-разрядный сумматор-вычи татель 2, (ш +,1)-разрядный регистр 3 константы и регистр 1, содержащий Ыфш разрядов. Можносчитать, что сложность одного разряда сумматора примерно равна сложности одного разряда регистра. Тогда сложность предлагаемого устройства в условных единицах (в числе разрядов регистров и сумматора) можно представить как15пред = (ш+ 1) + (ш+ 1) + 1 с ш= шЬ + 2) + 2.С учетом т го, что ш =1 о 8 р,где р - основание системы счисления,в которую осуществляется преобразо- фвание, получаетсяИп щ = 11 оЯгр (К + 2) + 2,Операционная часть базового устройства содержит умножитель . наконстанту, вычитатель и регистр числа, Вычитатель имеет два р-ичных разряда. Для построения каждого разряда такого вычитателя требуется примерно 2 двоичных одноразрядных сумма- .торов, т,е. сложность вычитателя вусловных единицах составляет примерно4 ш, Умножитель содержит по крайнеймере один сумматор на два р-ичныхразряда. Примем его сложность за 4 ш.Регистр числа в базовом устройстведолжен иметь количество разрядов,равное числу цифр в преобразуемомчисле, причем каждый разряд имеетдлину ш = 1 1 од р 1 бит, где р - осно-..40вание той системы счисления, в которую осуществляется перевод исходного числа. Таким образом, для базово-го устройства получается45И па = 4 ш + 4 ш + пш = ш(п + 8)1 1 оКг Р (ш + 8)где и - число разрядов преобразуемого числа.5 Ф Очевидно, что сложность базового устройства увеличивается с увеличением разрядности преобразуемого числа, причем независимо от величины основания исходной системы счисления. В связи с этим перевод двоичных чисел в р-ичные в базовом устройСтве более эффеКтивно осуществляется через систему счисления с .основанием 2 , где з - целое число.Например, при переводе 32-разрядных двоичных чисел в десятичные сложность базового устройства будет составлятьБ Ба =1 о 8 гР(п + 8)= 1 одг 10 (32 + 8) = 440 = 160.Если же 32-разрядное двоичное число разбить на триады, то получим 11- разрядное число в системе счисления с основанием 8.В этом случае сложность базового устройства определяется так:Ба = 1108 г Р 1,(п + 8)=1 одг 10(11 + 8) = 419 = 76Если перевод 32-разрядных двоичных чисел в 8-разрядные десятичные осуществляется с помощью предлагаемого устройства, т.е. сложность будет определяться так:1 пред=,1 108 гр ГЬ + 2) + 2 = Д 1 одг 10(8 + 2) + 2 = 410 + 2= = 42,Таким образом, по сравнению с наиболее эффективным вариантом базового устройства предлагаемое устройство при переводе двоичных чисел в деся-. тичнь 1 е позволяет уменьшить объем оборудования в И а/И псе= 76/42 Ф 1,8 раз.В базовом устройстве для изменения основания системы счисления, в которую осуществляется перевод исходных чисел, необходимо заменить блоки умножителя и вычитателя или заменить их внутреннюю организацию. В предлагаемом преобразователе в этом нет необходимости.11 б 3479 Составитель М.АршавскийТехред А.Ач Корректор М.Розман едактор Н.Яцол Заказ 4114/ 72 Н твенного обретении 35, Раушс 13035 сква П Патент", г. Ужгород, ул, Проектная Филиал Тираж Госу деламФ1 Подписноеомитета СССРоткрытийя наб д. 4/5