Устройство для сопряжения процессора с памятью

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 1191 (111 11511 С 06 Р 12/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССРВ 643878, кл. С 06 Р 13/06, 1978.Авторское свидетельство СССРУ 951315, кл. С 06 Р 13/06, 1980.(54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯПРОЦЕССОРА С ПАМЯТЬЮ, содержащеегруппу приемопередатчиков, первыйрегистр, дешифратор, триггер выборки, дешифратор адреса, причем входы " выходы приемопередатчиков группы подключены к входам-выходам устройства, выходы приемопередатчиковгруппы подключены к входам первогорегистра, старшие разряды первой группы выходов которого подключены к входам дешифратора, старшие разряды выходов приемопередатчиков группы подключены к входам дешифратора адреса, выход которого подключен к информационному входу триггера выборки, отличающееся тем, что, с целью повышения быстродействия, оно содержит второй регистр, семь коммутаторов, счетчик . адреса, второй дешифратор, одиннадцать элементов И, триггер заявки, триггер синхронизации, триггер записи, пять элементов НЕ, первый и второй элементы задержки, элемент ИЛИ-НЕ, причем вход синхронизации адреса устройства через первый эле- мент НЕ подключен к входу второго элемента НЕ; выход которого подключен к синхровходу триггера выборки,инверсный выход которого подключен к первым инверсным входам первого и второго элементов И, вторые инверсные входы которых подключены соответственно к входам ввода и вывода устройства, а выходы подключены соответственно к первому входу элемента ИЛИ-НЕ и входу третьего элемента НЕ, выход которого подключен к синхровходу триггера записи, прямой и инверсный выходы которого подключены соответственно к первым вхо" дам третьего и четвертого элементов И, вторые входы которых соединены с прямым выходом триггера синхрониза- а ции, а выходы подключены соответственно к входу пятого элемента И и управляющим входам приемопередатчиков группы, вход синхронизации устройст-С ва подключен к первым входам элементов И с шестого по одиннадцатый, вторые входы которых подключены соответственно к прямому н инверсному выходам триггера заявки, прямому и инверсному выходам триггера синхрони-. зации, выходу пятого элемента И и выходу четвертого элемента НЕ, выходы элементов И с шестого по одиннадцатый подключены соответственно к входам установки в "1" н установки11 1 в 0 триггера синхронизации , входам пер в ог о и второго элементов з адержки , первому и второму управляющим входам первого коммутатора , и нформ ационный вход которого подключен к вых оду дешифр а тор а , а выход подключен к выходам разрешения выборки устройс тв а с первого по К-й , выход первого элемента задержки через пятый элемент НЕ и одключ ен к выходу подтверждения1149272 приема - выдачи устройства и соединен с входами установки в 0" триггеров заявки и записи, информационные входы которых подключены к входулогической "1" устройства, выходвторого элемента И подключен к входу записи первого регистра и соединен с вторым входом элемента ИЛИ-НЕ,выход которого подключен к синхровходу триггера заявки, выход старшихразрядов второго регистра подключенк входу второго дешифратора выходпятого элемента И подключен к входучетвертого элемента НЕ, выход второго элемента НЕ подключен к входузаписи второго регистра информационный вход которого соединен с информационным входом первого регистра,выход младших разрядов которого подключен к первому информационномувходу второго коммутатора, второйинформационный и управляющий входыкоторого подключены соответственнок выходу дешифратора и к ныходу вто"рого старшего разряда первого регистра, первый старший разряд которого подключен к управляющемувходу третьего коммутатора первыйи второй информационные входы которого подключены к прямому и инверсному выходам второго коммутатора, авыход подключен к информационнымвыходам устройства с первого по И-й,адресные выходы устройства подключены к выхбду четвертого коммутатора, первый информационный вход которого подключен к выходу счетчика адреса, второй информационный Изобретение относится к автоматике и вычислительной технике и предназначено для сопряжения процессора мини- и микро-ЭВИ с памятью устройства отображения и редактирования 5 инф орм ации.Целью изобретения является повышение быстродействия за счет одновременной записи или считывания информации. 1 ОНа фиг,1 представлена блок-схема устройства для сопряжения процессовход четвертого коммутатора подключен к выходу старших разрядовпервого регистра и соединен с выходом младших разрядов второго регистра, управляющий вход четвертогокоммутатора подключен к прямому выходу триггера синхронизации, второйвход пятого элемента И соединен с управляющим входом второго коммутатора, выход второго элемента задержки подключен к счетному входу счетчика адреса, выход третьегоэлемента И подключен к управляющемувходу пятого коммутатора, информационный вход которого соединен свходом нторого дешифратора, я выходы с первого по И-й подключены соответственно к выходам записи - считывания устройства с первого поМ-й, первый и второй выходы второго дешифрятс я подключены соответственно к управляющим входам шестого и седьмого коммутаторов, выходыкоторых подключены к входам приемопередатчиков группы, первые информационные входы шестого и седьмогокоммутаторов подключены к первойгруппе выходов четвертого коммутатора, вторая группа выходов которогоподключена к И+1-му входу шестогокоммутатора, входы с второго по И-йкотор:о подключены соответственнок информационным входам устройствас второго по И-й, входы с второгопо К+1-й седьмого коммутатора подключены соответственно к информационным входам устройства с первогопо Ы-й. ра с памятью, на фиг.2 - блок-схема блока управления и синхронизации.Устройство для сопряжения процессора с памятью содержит блок 1 управления и синхронизации, группу приемо- передатчиков 2, первый и второй регистры 3 и 4, счетчик 5 адреса, дешифратор б, первый, второй, третий, четвертый и пятый коммутаторы 7-11, группу нходов - выходов 12, выход 13 подтверждения приема - выдачи, второй дешифратор 14, шестой и седьмой ком5 10 15 20 25 мутаторы 15 и 16, вход 17 синхроимпульсов, входы - выходы канала 18, выходы 19 разрешения, информационные 20, адресные 21, записи - считывания 22 входы и информационный вход 23,Блок 1 управления и синхронизации содержит установочные входы 24 и 25, триггера выборки 26, заявки 27, синхронизации 28 и записи 29, дешифратор 30 адреса, элементы НЕ 31 и 32, первый и второй элементы И 33 и 34, элемент ИЛИ-НЕ 35, элемент НЕ 36, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И 37-43, элементы НЕ 44, восьмой и девятый элементы И 45 и 46, первый и второй элементы 47 и 48 задержки, элемент НЕ 49, группу входов 50 блока управления и синхронизации (входы адресации) группу входов - выходов 51, первый и второй входы 52 и 53, первый - восьмой выходы 54-61.Работа устройства для сопряжения процессора с памятью осуществляется в следующих режимах:внутреннего цикла считывания инФормации из всех блоков ОЗУ одновременнофмашинного цикла записи информации в блоки ОЗУ заданные первой 30 группой кодов первого регистра 3,машинного цикла считывания информации иэ блоков ОЗУ, определенных блоком 14 (блок 14 преобразует входной двоичный код в две группы управ-35 ляющих сигналов).В исходном состоянии триггера выборки 26, заявки 27 и записи 29 блока 1 управления и синхронизации установлены в "0", в первом и втором 40 регистрах 3 и 4 хранится информация предшествующей операции, в счетчике 5 адреса - двоичный код адреса.В режиме внутреннего цикла считывания информации, т.е. когда триг гер 28 синхронизации блока 11 управления и синхронизации находится в нулевом состоянии, синхронизирующий импульс, поступающий по входу 17 через блок 1 управления и синхронизации, поступает на вход счетчика 5 адреса и увеличивает содержимое счетчика 5 на "1", а проходя через элемент И 46 блока 1 управления и синхронизации, поступает на второй 55 управляющий вход коммутатора 9, формируя тем самым на выходах коммутатора 9 импульсы разрешения но всем ячейкам блоков ОЗУ. При этомпотенциал низкого уровня единичноговыхода триггера 28 синхронизацииблока 1 управления и синхронизацииФормирует на пятом выходе блока 1управления и синхронизации управляющий сигнал низкого уровня, которыйразрешает передачу информации на выходы коммутатора 10 с вторых информационных входов, т.е. с выходов счетчика 5 адреса, а через элемент И 41блока 1 управления и синхронизацииФормирует управляющий сигнал низкогоуровня на шестом выходе блока 1управления и синхронизации, которыйформирует на вьмодах коммутатора 11низкие потенциалы считывания на всехячейках ОЗУ. Таким образом, всеячейки ОЗУ устанавливаются в состояние считывания по адресу счетчика 5адреса. Импульсом разрешения с вьмодов коммутатора 9 осуществляетсясчитывание информации со всех блоков ОЗУ. В режимах машинного цикла, т,е, когда по каналу 18 от процессора в устройство для сопряжения процессора с памятью поступает адресная часть, банк ОЗУ, который совпадает с адресом устройства для сопряжения процессора с памятью, то синхронизирующий сигнал процессора СИА произведет установку триггера 26 выборки блока 1 управления и синхронизации в единичное состояние и запись адресной части через приемопередатчики 2 в первый регистр 3. Низкий потенциал нулевого выхода триггера 26 выборки разрешает прием из канала сигналов "КВвод" или "КВывод". Если по окончании адресной части обращения к каналу процессор вырабатывает сиг 1 1нал КВвод , то этим сигналом в блоке 1 управления и синхронизации осуществляется установка триггера 27 заявки в единичное состояние. Триггер 29 записи блока 1 управления и синхронизации остается в исходном нулевом состоянии. Синхронизирующий импульс, поступающий по входу 17, переписывает содержимое триггера 27 заявки в триггер 28 синхронизации, т.е. устанавливает его в единичное состояние, тем самым переводит устройство для сопряжения процессора с памятью в режим машинного цикла считывания информации.10 Высокие потенциалы единичного вьг хода триггера 28 синхронизации и нулевого выхода триггера 29 записи Формируют на первом выходе блока 1 45 управления и синхронизации разрешающий потенциал открывания приемопередатчиков 2, а синхроимпульс входа 17, поступивший через элемент И 39, через элемент 47 задержки осуществля-БО ет установку в "Он триггеров заявки 27 и записи 29 и Формирует подтверждающий сигнал СИП, который подается по каналу 18 в процессор, сигнализируя, что данные находятся в ка нале, По окончании машинного цикла считывания устройство для сопряжения процессора с памятью переходит Потенциал высокого уровня единичного выхода триггера 28 синхронизации по пятому выходу блока 1 управления и синхронизации поступает на управляющий вход коммутатора 10 и 5 разрешает передачу информации на выходы коммутатора 10 с первых информационных входов, т.е. с выходов первого и второго регистров 3 и 4, Формирует на выходе элемента И 41 управляющий сигнал низкого уровня шестого выхода блока 1 управления и синхронизации, который формирует на выходах коммутатора 11 низкие потенциалы считывания на всех ячейках ОЗУ, а проходя через элемент И 43 и элемент НЕ 44, разрешает прохождению синхроимпульсу через элемент И 46 по восьмому выходу блока 1 управления и синхронизации. Синхроимпульс, поступающий по входу 17 через блок 1 управления и синхронизации по восьмому выкоду, поступает на второй управляющий вход коммутатора 9, Формируя тем самым на выхо 25 дах коммутатора 9 импульсы разрешения по всем ячейкам ОЗУ. Таким образом, все ячейки ОЗУ устанавливаются в состояние считывания информации по адресу, задаваемому кодом М второй группы кодов первого регистра 3 и первой группой кодов второго регистра 4. Импульсами разрешения выходов коммутатора 9 осуществляется считывание информации с блоков 35 ОЗУ на входы приемопередатчиков 2 через коммутаторы 15 и 1 б управляющие сигналы на которых заданы вто" рым дешифратором 14 с выходов первой группы кодов первого регистра 3. 40 в режим внутреннего цикла считывания информации,Если по окончании адресной частиобращения к каналу процессор вырабатывает сигнал КВывод то этимсигналом в блоке 1 управления и синхронизации производится установка"1" триггеров заявки 27 и записи29 и формирование импульса по второмувыходу блока 1 управления и синхронизации, который осуществляет записьво второй регистр 4 информационнойчасти канала, поступающей по каналу18 от процессора через приемопередатчики 2. Синхронизирующий импульс,поступающий по входу 17, переписывает содержимое триггера 27 заявки втриггер 28 синхронизации, т,е. устанавливает его в единичное состояние,тем самым переводит устройство длясопряжения: роцессора с памятью врежим машинного цикла записи информации. Триггер 29 записи блока 1управления и синхронизации находитсяв единичном состоянии,Высокий потенциал единичного выхода триггера 28 синхронизации попятому выходу блока 1 управления исинхронизации поступает на управляющий вход коммутатора 10 и разрешаетпередачу информации на выходы коммутат 1 ра 10 с первых информационныхвходс, т,е. с выходов первого ивторого регистров 3 и 4, совместнос высоким потенциалом единичноговыхода триггера 29 записи формируетна выходе элемента И 4 1 управляющийсигнал шестого выхода блока 1 управления и синхронизации, который разрешает передачу информации на выходыкоммутатора 11 с первой, группы выходов первого регистра 3, т,е. Формирует на выходах коммутатора 11 высокие потенциалы записи и низкие потенциалы считывания в соответствиис состоянием первой группы выходовтриггеров первого регистра 3. Дальнейшая работа устройства для сопряжения процессора с памятью определена значениями старших разрядов информационной части второго регистра 4,Если во второй старший разрядвторого регистра 4 записано нулевоезначение, то низкий потенциал с выхода триггера этого разряда разрешает передачу информации на выкодыкоммутатора 7 с вторых информационных входов, т,е. с выходов второйгруппы выходов второго регистра 4, и через элемент И 43 и инвертор 44 разрешает прохождение синхроимпульса через элемент И 46 по восьмому выходу блока 1 управления и синхро ниэации, который поступает на второй управляющий вход коммутатора 9, формируя тем самым на выходах коммутатора 9 импульсы разрешения по всем ячейкам ОЗУ. Если в старшем разряде второго регистра 4 записано нулевое значение, то низкий потенциал выхода триггера этого разряда разрешает передачу информации на выходы коммутатора 8 прямого кода выходов коммутатора 7, в противном случае на выходы коммутатора 8 передаются инверсные коды выходов коммутатора 7.Таким образом, ячейки ОЗУ устанавливаются в состояние записи и счи тывання информации, определяемое соответствующими состояниями первой группы выходов триггеров первого регистра 3, по адресу, задаваемому кодом второй группы кодов первого 25 регистра 3 н первой группой кодов второго регистра 4. На всех информационных входах блоков ОЗУ присутствует прямой илн инверсный код второй группы выходов второго регистра 4. 30 Импульсами разрешения выходов коммутатора 9 осуществляется запись информации в блоки ОЗУ н считывание информации из блоков ОЗУ в соответствии с состоянием записи (считьвания) блока ОЗУ, Так как триггер 29 записи находится в единичном состоянии, то считываемая информация иэ блоков ОЗУ через коммутаторы 15 и 16 и приемопередатчики 2 в канал 40 18 ЭВМ не поступает. Таким образом, устройство для сопряжения процессора с памятью в данном случае осуществляет запись информации в блоки ОЗУ, определенные высоким потенциа лом первой группы выходов триггеров первого регистра 3. Запись информации в блоки ОЗУ производится в один выбранный блок ОЗУ или в ряд выбранных блоков ОЗУ одновременно. 0Если во второй старший разряд второго регистра 4 записано единичное значение, то высокий потенциал выхода триггера этого разряда разрешает передачу информации на выходы 55 коммутатора 7 с первых информационных входов, т,е, с выходов дешифратора 6, входной код которого задан тремя старшими разрядами второй группы выходов второго регистра 4, и через элемент И 43 разрешает прохождение синхроимпульса через элемент И 45 по седьмому выходу блока 1 управления и синхронизации, который поступает на первый управляющий вход коммутатора 9, формируя на выходах коммутатора 9 импульс разрешения на одном его выходе в соответствии с потенциалами входной информации (т.е. с выходами дешифратора 6), на остальных выходах коммутатора 9 присутствует потенциал низкого ур овня.Если в старшем разряде второго ре" гистра 4 записано нулевое значение, то низкий потенциал выхода триггера этого разряда разрешает передачу информации на выходы коммутатора 8 прямого кода выходов коммутатора 7, в противном случае на выходы коммутатора 8 передаются инверсные коды выходов коммутатора 7, Таким образом, ячейки ОЗУ устанавливаются в состояние записи и считьвания информации,определяемое соответствующими состо" яниями первой группы выходов триггеров первого регистра 3, по адресу, задаваемому кодом второй группы кодов первого регистра 3 и первой группой кодов второго регистра 4.На всех информационных входах блоков ОЗУ присутствует прямой или инверсный код выходов дешифратора 6, Импульсом разрешения выхода коммутатора 9, который вырабатывается в соответствии с уровнем высокого потенциала выхода дешифратора 6, осуществляется запись информации (запись бита "1" или "О") в блоки ОЗУ и считывание информации из блоков ОЗУ в соответствии с состоянием записи (считы" вания) блока ОЗУ. Так как триггер 29 записи находится в единичном состоянии, то считываемая информация иэ блоков ОЗУ через коммутаторы 15 и 16 и приемопередатчики 2 в канал 18 ЭВМ не поступает. Таким образом, устройство для сопряжения процессора с памятью в данном случае осуществляет запись бита "1" или "О" в блоки ОЗУ, определенные высоким потенциалом первой группы выходов триггеров первого регистра 3. Запись бита в блоки ОЗУ производится в один выбранный блок ОЗУ или в ряд выбранных блоков ОЗУ одновременно.Завершение машинного цикла записи осуществляется синхроимпульсомвхода 17, который, проходя через элемент И 39 и элемент 47 задержки устанавливает в "О" триггеры заявки 27 5и записи 29 и формирует сигнал СИП,подтверждающий запись данных дляпроцессора. По окончании машинногоцикла записи устройство для сопряжения процессора с памятью переходитв режим внутреннего цикла считывания информации,Таким образом, устройство для сопряжения процессора с памятью осуществляет:в режиме внутреннего цикла счи-.тывания инФормации считывание информации со всех блоков ОЗУ на информационные выходы по адресу счетчика 5адреса и увеличение содержимого счет Очика 5 адреса на "1".,в режиме машинного цикла считывания информации считывание информации из блоков ОЗУ в канал 18 ЗВМ со структурой выходного слова, определенной первой группой выходов первого регистра 3, по адресу, задаваемому кодом второй группы кодов первога регистра 3 и первой группой кодов второго регистра 4 (кроме того,устройство для сопряжения процессора с памятью вырабатывает подтверждающий сигнал СИП, сигнализирующийчто данные находятся в канале),в режиме машинного цикла записи информации запись информации байта или бита) в блоки ОЗУ, определенные высоким потенциалом первой группы выходов триггеров первого регистра 3,. по адресу, задаваемому кодом второй группы кодов первого регистра 3 и первой группой кодов второго регистра 4, кроме того, устройство для сопряжения процессора с памятью вырабатывает подтверждающий сигнал СИП, сигнализирующий, что запись информации осуществлена.49272 Составитель М.Силнедактор В.Данко Техред З.Палий Корректор О. Билак одписное аказ 5"Патент", г. Ужгород, ул. Проектн лиал 95/35 Тираж 7 ВНИИПИ Государствепо делам изобре 13035, Москва, Ж0ного комитета СССений и открытий Раушская наб., д