Устройство для преобразования двоичных чисел в двоично десятичные и обратно

НИ ОПИСАНИЕ ИЭОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Фв м ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54)(57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧ. НЫЕ И ОБРАТНО, содержащее входной ре. гистр, первый вход которого соединен с информационным входом устройства, а второй вход подключен к первому выходу распределителя импульсов, вто. рой выход которого соединен с входом сдвига выходного сдвигового регистра, информационный вход которого под ключен к выходу блока промежуточных преобразований, выход выходного сдвигового регистра является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью его упрощения, оно дополнительно содержит селектор тетрад, информационные вход и выход ко" торого подключены к выходу входного : регистра и входу блока промежуточных преобразований соответственно, управляющие входы селектора тетрад соединены с первой группой выходов распре" делителя импульсов, вторая группа выходов которого подключена к группе входов блока промежуточных преобразований, причем блок промежуточных преобразований содержит буферный регистр и= Д/8 ярусов преобразований (где М - количество битов преобразуемого числа), каждый из которыхсодержит два входных, два выходныхрегистров, первый и второй блоки памяти, первый и второй селекторы,выходы которых соединены с информаци.онными входамисоответствующих входных регистров, выходы которых соединены с адресными входами соответственно первого и второгоблоков памяти, выходы которых подключены кинформационным входам соответствующихвыходных регистров, причем выход пер.вого выходного регистра, кроме выходного регистра последнего яруса,соединен с информационными входамивторых селекторов того же и следующего ярусов, выход первого выходного регистра последнего яруса соединен с входом буферного регистра,выходом подключенного к первому входу первого селектора последнего яруса, выход второго выходного регистракаждого, кроме первого, яруса соединен с первым информационным входомпервого селектора того же яруса и:первым информационным входом первогоселектора предыдущего яруса, выходвторого выходного регистра первогояруса подключен к управляющему входупервого селектора и является выходомблока промежуточных преобразований,управляющие входы селекторов, входных и выходных регистров и блоков памяти подключены к соответствующимвыходам первой группы распределителяимпульсов.Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствахЭВМ.Известно устройство для преобразования двоичных чисел в двоично-десятичные и обратно, содержащее четырехразрядные сдвигающие регистры, матрицы преобразования и генератор синхроимпульсов И ,Однако устройство имеет низкоебыстродействие, что связано с последовательным принципом обработки значений разрядов.15Наиболее близким техническим решением к предложенному является устройство для преобразования двоичных чисел в десятичные и обратно, содержащее входной регистр, блок промежуточ 20ньк преобразований, выходной сдвиговый регистр, распределитель импульсов,первый выход которого соединен с вторым входом входного регистра,первые входы которого являются входом25устройства, четвертый выход распределителя импульсов соединен с вторымвходом выходного сдвигового регистра,первые входы которого соединены свыходами блока промежуточных преобразований 2.Недостаток известного техническо"го решения заключается в сложностисхемы и низкой скорости преобразования.Цель изобретения - упрощение устройства при одновременном повышениискорости преобразования.Поставленная цель достигаетсятем, что устройство для преобразования двоичных чисел в двоично-десятич ные и обратно, содержащее входнойрегистр, первый вход которого соединен с информационным входом устройства, а второй вход подключен к первомувыходу распределителя импульсов,вто. ф 5рой выход которого соединен с входомсдвига выходного сдвигового регистра,информационный вход которого подключен к выходу блока промежуточных преобразований, выход выходного сдвигового регистра является выходом устройства, дополнительно содержит се.лектор тетрад, информационные вход ивыход которого подключены к выходувходного регистра и входу блока 55промежуточных преобразований,соответственно, управляющие входы селектора тетрад соединены с первой группой выходов распределителя импульсов, вторая группа выходов которого подключена к группе входов блока промежуточных преобразований, причем блокпромежуточных преобразований содержит буферный регистр и п=И/8 ярусовпреобразований (где Я - количество.битов преобразуемого числа), каждыйиз которых содержит два входных, двавыходных регистра, первый и второй блоки памяти, первый и второй селекторы выходы которых соединены с информационными входами соответствующих входных регистров, выходы которых соединены с адресными входами соответственно первого и вто" рого блоков памяти, выходы которых подключены к информационйым входам соответствующих выходных регистров, причем выход первого выходного регистра, кроме выходного регистра последнего яруса, соединен с информационными входами вторых селекторов того же и следующего ярусов, вькод первого выходного регистра последнего яруса соединен с входом буферного регистра, выходом подключенного к первому входу первого селектора последнего яруса, выход второго вькодного регистра каждого, кроме первого, яруса соединен с первым информационным входом первого селектора того же яруса и первым информационным входом первого селектора предыдущего яруса,выход второго вькодного регистра пер. вого яруса подключен к управляющему входу первого селектора и является выходом блока промежуточных преобразований, управляющие входы селекторов, входных и выходных регистров и блоков памяти подключены к соответствующим выходам первой группы распределителя импульсов.На фиг.1 представлена блок-схемаустройства, на фиг,2 - схема блокапромежуточных преобразований; нафиг.З - промежуточные результаты примера преобразования числа в двоично-десятичный код. На фиг.1 обозначено: входной регистр 1, селектор 2 тетрад, блок 3 промежуточных преобразовании, выходной сдвиговый регистр 4, распределитель импульсов 5, первый выход 6 рас пределителя импульсов, первая группа 7,1-7.К выходов (где К - количество управляющих входов, необходимых для селекции тетрад преобразумого чис3 1142826 4ла) распределителя импульсов, вторая тичного кода 12 появляется на выходегруппа выходов 8-11 распределителя блока памяти 19, 1, а младшая тетрадаимпульсов, второй выход 12 распреде (2) - на выходе блока памятилителя импульсов, вход 13 и выход 14 20,1. Это двоично-десятичное числоблока промежуточных преобразований, 5 с выходов блоков памяти 19.1 и 20.Блок 3 промежуточных преобразований принимается соответственно на регистсм.фиг,2) содержит п=И/8 ярусов пре- ры 211 и 22. 1. Старшая тетрада этообразований 3. 1-3. 1, где 0 количест- го кода (0001) представляет собойво битов преобразуемого числа, 1 старшую шестнадцатиричную цифру два=1,2 п, и буферный регистр 23, О ичного числа (частного), получаемогоКаждый ярус блока промежуточных пре- от деления исходного двоичного числаобразований содержит первый и второй на основании системы счисления, в коселекто ы 15р , 16, два входных регист торую переводится исходное числора 17, 18, первый и второй блоки па- (в данном случае на 10). Эта тетрадамяти 19, 20, два выходных регистра 15 на втором ярусе подвергается такому21 22 б фе ный еуф р " р гистр 23 блока же преобразованию, как и старшая тетпромежуточных преобразований. рада исходного числа на первом ярусе.Рассмотрим работу устройства на Одновременно с передачей старшей тетпримере, когда количество битов пре- рады исходного числала на второи ярусобразуемого числа К 32. Тогда п=4, 20 младшая тетрада (0010) этого числа сКЗ. выхода регистра 22.1 поступает наЧисло, подлежащее преобразованию, входной регистр 17.1 через селекторпоступает на регистр 1, с выхода ко.1 первого яруса, а на регистрторого тетрады этого числа поочеред-18.1 через селектор. 6.1 поступаетно, под управлением сигналов, посту вторая тетрада исходного числа Есла. сли,ющи по шинам 7, 1-7.3 распределите- например, эта тетрада имеет значениеля импульсов, начиная со старшей тет(Р), то код 0010 1111(2 Р) обраУрады, через селектор тетрад 2, посту- зованный содержимым регистров 17 1пают на вход 13 блока промежуточных и 18.1, преобразуется в блоках памяпреобразований, далее под управлени- З 0 ти 19 1 и 20 1и . в двоично-десятичныйем сигнала, поступающего по шине 8 код, .который равен 47 (0100, 0111),через селектор 16.1 пост аР, о упают на и передается на выходные регистрырегистр 18 . 1 (см.фиг.2), Восьмибит 1. 1 и 221 .ный код информации с выходов входныхрегистров 17,1 и 18.1 поступает на Одновременно с получением на выадресные входы блоков памяти 9. и ходе первого яруса Рзультат Реоб3520.1, выполняющих функцию преобразо- Разования втоРой тетрады на выходевания входной информации из двоичнои второго яруса получается Результатсистемы в двоично-десятичную и наобо. пРеобРазования старшей тетрады частРот. ного, полученного в предыдущем шаге40на выходе первого яруса. Затем старВ исходный момент, когда на входно регистр 18,1 передается старшаяйф шая тетрада результата преобразования с выхода второго яруса передаеттетрада преобразуемого числа, входнойрегист 17 1регистр . имеет нулевое значение.ся на вход третьего яруса, младшаятетрада - на вход того же яруса, аИнформация этой тетрады преобразуется 45старшая тетрада с выхода первого яруиз одной системы в другую и помещаетСЯ в РегистРЫ 21.1 И 221. Напримар са постУпает на вход ВТОРОГО ЯРУса,младшая тетрада - на вход того жев Режиме десятичного греобраэования, яруса, которая совместно с третьейесли двоичный код старшей тетрады тетрадой исходного числа, поступивпреобразуемого числа имеет значение 50 ш1100 (С) то код 0000 1100 (ОС) образованы йраэованнь содержимым регистров 1 .1,ф о 18.1 первого яруса, образует новыйф . байт для дальнейшей обработки.и . , поступает на входы блоков памяти 19. 1 и 20, 1, на выходах которыхТаким образом, устройство работаетпоявляется код 0001 0010 (12), пред.- 55 конвейерным способом. В каждом шагеставляющий собой двоично-десятичный преобразования на входные регистрыкод двоичного числа 1100 (С), причемвсех ярусов поступают результаты престаршая тетрада 0001(1) двоично-деся- образования предыдущего шага, а наВыходные регистры - результаты преобразования того же шага.После ввода последней тетрады исходного числа на выходе четвертого яруса появляется результат обработки 5 третьей цифры четвертого частного от деления исходного числа, а эатем - последовательных частных на основание системы счисления, в которую переводится исходное число, а на выходе 10 регистра 22.-1 первого яруса появляется тетрада окончательного результата. В это время на буферном регистре 23 находится первая тетрада пятого частного, которая получена в 15 предыдущем шаге на выходе регистра 21.4 четвертого яруса. После ввода последней тетрады кончается режим работы блока промежуточных преобразователей "Ввод" и начинается режим "Вывод". Управляющий сигнал на шине 8 меняет свою полярность и к входным регистрам 18.3 получают доступ выходные регистры 21.3 того же яруса, а к входным регистрам 17,3- выходные регистры 22.1+1 следующего яруса, кроме четвертого яруса, на входной регистр 17.4 которого поступает выход буферного регистра 23, В режиме "Вывод" меняется направление О потока информации снизу вверх. Здесь имеет место тот факт, что после ввода последней цифры на первом ярусе завершается процесс деления исходного числа на основание системы счис ления, в которую переводится исходное число. На выходе регистра 22. 1 появляется первая тетрада окончатель ного результата, тем самым освобожда. ется первый ярус и его можно исполь О зовать для завершения в следующем шаге процесса деления частного, полученного от деления исходного числа, которое для этого проводилось на второй ярусе. Содержимое регистра 21.1, 45 которое является последней цифрой частного, полученного от деления исходного числа на основание системы счисления, через селектор 16.1 поступает на регистр 18.1. На регистр 17.15 О через селектор 15.1 с выхода регистра 22.2 второго яруса поступает остаток, полученный в результате преобразования предпоследней тетрады первого частного, который до этого обрабатывался на втором ярусе, Код, образованный содержимым регистров 17.1 и 18.1, обрабатывается в блоках памяти 19.1 и 20;1 таким же образом, как и в режиме "Ввод". Этим завершается процесс деления первого частного, и на регистре 22.1 получается вторая тетрада окончательного результата.Такое перемещение освобождает вта. рой ярус и получение третьего частного с третьего яруса переводится на второй ярус. С выхода регистра 22.2 через селектор 16.2 на регистр 18.2 поступает предпоследняя цифра второго частного, а на регистр 17.2 через селектор 15.2 с третьего яруса поступает остаток от обработки предпослед" ней цифры второго частного. В резуль. тате обработки кода, образованного содержимым регистров 17.2 и 18,2, в блоках памяти 19.2 и 20,2 на регистре 21.2 получается предпоследняя цифра третьего частного, а на регистре 22.2 - остаток от обработки предпоследней цифры второго частного.В следующем шаге на первом ярусе завершается процесс деления второго частного и на регистре 22.1 получается третья тетрада окончательного результата. В этом же шаге на регист ре 21,1 получается последняя тетрада третьего частного, которая используется в следующем шаге для получения последующей тетрады окончательного результата. Таким же образом информация перемещается с четвертого яруса на третий, далее - на второй и первый ярусы и получается очередная тетрада окончательного результата. Деления четвертого частного, старшая тет рада которого получена на буферном регистре 23, начинается на четвертом ярусе и, перемещаясь на каждом шаге, завершается на первом ярусе. В каждом шаге режима "Вывод" на первом ярусе завершается процесс деления очередного частного и на выходе регистра 22.1 появляется очередная тетрада окончательного результата. Эти тетрады передаются на выходной сдвигающий регистр 4 (см.фиг.1), где, сдвигаясьв каждом шаге, накапливаются, образуя конечный результатпреобразованияисходного числа.В таблице на фиг,3 приведены промежуточные результаты примера преобразования максимального 32-битного положительного числа 7 РРРРРРР (представленного в прямом коде) в двоич- но-десятичный код 214783647. На фиг. 3 по горизонтали показаны содержимые1Благодаря использованию изобретения значительно ускоряется выполнениекоманд преобразования чисел. Ускоре ние операционной части этих командобеспечивается по сравнения с известными более, чем в 4,7 раза. входных и выходных регистров каждого яруса, а также значение входного регистра 1 (см.фиг.1) и буферного регистра 23 (см.фиг.2). Слева от вертикальной сплошной линии приведены 5 номера яруса буферного и входного регистров. Иежду штрихованными линиями на первых и вторых строках приведены значения входных и выходных регистров соответственно для каждого 10 яруса в каждом шаге, Номера шагов ;приведены в нижней части таблицы , под сплошной горизонтальной линией. . Над верхней штрихованной линиеч приведено значение входного регистра 1, 15 ; а под нижней штрихованной линией -значение буферного регистра 23.Стрелками показано формирование оче,редного преобразуемого байта для данного яруса как в режиме "Ввод", так 20 ,и в режиме "Вывод",.а в прямоугольни. ,ках указаны значения тетрад результа. та, Шаги 1+8 выполняются в режиме "Ввод", а шаги 9+17. - в режиме "Вывод".Система счисления, в которую переводится исходное число, определяется значением управляющего сигнала с распределителя импульсов 5, передаваемого по шине 10, который вызываетактивизацию одной из областей адресного пространства элемента памяти,предназначенного для преобразованиябайта данных из двоичной системы вдвоично-десятичный и наоборот. Работа устройства преобразования синхронизирована управляющими синхросигналами через входы 10 и 1 1. Время преобразования разделено на такты. Каждому шагу преобразования соответствует один такт. В каждом такте работы устройства синхросигналом с шины 10 данные принимаются на входные регистры всех ярусов, а синхросигналом с входа 11 - на выходные регистры.1142826 Заказ 737/41Подаасяое аж 7 Фнйиал ППП фПатеы г. Уигоррд, уп. П тмва