Цифровой функциональный преобразователь

,1105888 а) Об Г 7/544 ф .р,ъоИОАН ИЕ ИЗОБРЕТЕНИ ЕЛЬСТ К АВТОРСКОМУ.Д.Байков,Кабановрдена Лениннститутина) молов В.Б. я элементар ;во ЛГУ, 19 Йдп 8: Р, А р сСцге Гог ц и еча 1 цаС хо 1978, чо 1 5 ых 5. еон ра со вх о ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ 3373671/18-2425.12.8130.07. 84. Бюл.А.С.Альховик, ВВ,Б.Долгодров и В.В.(56 ) 1. Байков В.Д.и САппаратурная реализацифункций в ЦВМ. Л., изд2. Апйгеч М Е 99 ег1 цгей сошрцСег агсН 1 СерцС е 1 ешепСагу ГцпсСосошрцС,Е 1 есСг.Епддщ;рр.189-202(прототип).(54)(57) 1, ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий тактовый генератор и и(где и -разрядность операндов)последовательно соединенных каскадов, причем каждый из каскадов содержит с первого по четвертый регистры, блок памяти, первый, второй и третий коммутаторы, первый, второй и третий сумматоры-вычитатели, тактовые входы регистров с первого по четвертый соединены между собой и подключены к выходу тактового генератора, адресная шина блока памяти соединена с первым информациным входом четвертого регистра, эрядный выход первого регистра единен с первым информационным одом первого сумматора-вычитателя и вторым информационным входом второго сумматора-вычитателя со сдвигом вправо на число разрядов, равное номеру каскада, первый инфор-: мационный вход второго сумматоравычитателя соединен с вторым информационным входом первого сумматоравычитателя, разрядный выход второго регистра соединен с вторым информационным входом первого сумматоравычитателя со сдвигом вправо на число разрядов, равное номеру каскада, разрядный выход третьего регистра соединен с первыминформационным входом третьего сумматора-вычитателя, второй информационный вход которого соединен с информационной шиной данных блока памяти, знаковый разряд .второго регистра соединен с первыми информационными входами первого, второго и третьего коммутаторов, вторые информационные входы которых соединены с выходом знакового разряда третьего регистра, первый информационный выход четвертого регистра со-, единен с первыми управляющиМи вхо" дами первого, второго и третьего коммутаторов, вторые управляющие входы которых соединены с вторым информационным выходом четвертого регистра, причем в каждом из первыхкаскадов преобразователя. первые и вторые информационные выходы первого, второго и третьего коммутаторов соединены соответственно с первыми и вторыми управляющими .входами соответственно первого, второго и третьего сумматоров-вычитателей, причем разрядные входы первого, второго и третьего регистров первого каскада соединены соответственно с первым, вторым и третьим информационными входами преобразователя, четвертый и пятый информационные входы которого соединены соответ ственно с первым и вторым информационными входами четвертого регистра, выходы первого, второго и третьего сумматоров-вычитателей каждого каска да преобразователя соединены с разрядными входами соответственно перво го, второго и третьего регистров последующего каскада, первый и второ выходы четвертого регистра каждого каскада соединены соответственно с первым и вторым информационными входами четвертого регистра последующег1105888 каскада, выходы первого, второго и третьего сумматоров-вычитателей последнего каскада преобразователя соединены соответственно с первым, вторым и третьимвыходами результата преобразователя, о т л и ч а ю щ е е с я тем, что, с целью повышения точности .вычислений, каждый из каскадов преобразователя с (- + 1)-гои2по(п)-й содержит первый, второй и третий блоки запрета итераций, первые и вторые входы которых соединены соответственно с первыми и вторыми выходами соответственно первого, второго и третьего коммутаторов, первые и вторые управляющие входы которых соединены соответственно с третьими и четвертыми входами соответственно первого, второго и третьего блоков запрета итераций, пятые входы которых соединены с разрядными выходами соответственно первого, второго и третьего регистров, номера которых равны номеру соответствующего каскада, знаковые разряды первого, второго и третьего регистров соеди" иены с шестыми входами соответственно первого, второго и третьего блоков запрета итераций, первые и вторые выходы первого, второго и третьего блоков запрета итераций соединены соответственно с первыми и вторыми управляющими входами соответственно первого, второго и третьего сумматоров-вычитателей. 1Изобретение относится к вычислительной технике и может быть использовано в устройствах для вычисленияэлементарных функций с использованием итерационных вычислительных алгоритмов.Известно устройство, использующеедля вычисления элементарных функций"цифра за цифрой" и содержащее регистры, сдвигатели, сумматоры, постоянные запоминающие устройства (1).Недостатком данного устройстваявляется сравнительно низкое быстродействие и значительная поргрешность 15вычисления, обусловленная в основномпогрешностью усечения операндов входе итерационного процесса.Наиболее близким по техническойсущности к предложенному устройству 2 Оявляется арифметическое устройство,,содержащее ь последовательно соединенных каскадов, каждый из которых содержит четыре регистра хранения, три 2. Преобразователь по и. 1, о тл и ч а ю щ и й с я тем, что каждыйблок запрета итераций содержит спервого по восьмой элементы И-НЕ,причем первые информационные входыпервого, второго, пятого и шестогоэлементов И-НЕ соединены с первымвходом блока запрета итераций,второй вход которого соединен свторыми. информационными входамивторого, четвертого, шестого и восьмого элементов И-НЕ, вторые информационные входы первого, третьегопятого и седьмого элементов И-НЕсоединены с третьим входом блоказапрета итераций, четвертый входкоторого соединен с первыми и вторыми информационными входами третьего, четвертого, седьмою и восьмого элементов И-НЕ, третьи информационные входы четвертого, шестогои восьмого элементов И-НЕ соединеныс пятым входом блока запрета итераций, шестой вход которого соединенс третьими информационными входамипервого, третьего, пятого и седьмогоэлементов И-НЕ, информационные инверсные выходы с первого по четвертыйэлементов И-НЕ соединены с первыминформационным выводом блока запретаитераций, второй информационный выход которого соединен с информационными инверсными выходами с шестогопо восьмой элементов И-НЕ блока запрета итераций. 2параллельных сумматора-вычитателя,постоянное запоминающее устройство, коммутационное устройство, тактовыйгенератор (2 ,Недостатком указанного устройстваявляется низкая точность вычисленияэлементарных функций, что обусловлено наличием погрешности усечения операндов в ходе итерационного процесса.Цель изобретения - повышение точности вычислений преобразователя.Поставленная цель достигаетсятем, что в преобразователь, содержащий тактовый генератор и и(где оразрядность операндов)последовательно соединенных каскадов, причемкаждый из каскадов содержит с первогопо четвертый регистры, блок памяти,первый, второй и третий коммутаторы,первый, второй и третий сумматорывычитатели, тактовые входы регистровс первого по четвертый соединенымежду собой и подключены к выходутактового генератора, адресная шинаблока памяти соединена с первым40 информационным входом четвертого регистра, разрядный выход первого регистра соединен с первым информационным входом первого сумматоравычитателя и вторым информационным входом второго сумматора-вычитателя со сдвигом вправо на число разрядов, равное номеру. каскада, первый информационный вход второго сумматоравычитателя соединен с вторым информационным входом первого сумматоравычитателя, разрядный выход второго О регистра соединен с вторым информационным входом первого сумматоравычитателя со сдвигом вправо на число разрядов, равное номеру каскада, разрядный выход третьего регистра 15 соединен с первым информационным входом третьего сумматора-вычитателя, второй информационный вход которого соединен с информационной шйной данных блока памяти, знаковый разряд 2 О второго регистра соединен с первыми информационными входами первого, второго и третьего коммутаторов, вторые информационные входы которых соединены с выходом знакового разряда 25 третьего регистра, первый информационный выход четвертого регистра соединен с первыми управляющими входами первого, второго и третьего коммутаторов, вторые управляющие входы которых соединены с вторым информацион-ЗО ным выходом четвертого регистра, причем в каждом из первых о/2 каскадов преобразователя первые и вторые информационные выходы первого, втог рого и третьего коммутаторов соеди иены соответственно с первыми и вторыми управляющими входами соответственно первого, второго и третьего сумматоров-вычитателей, причем разрядные входы первого, второго и третьего регистров первого каскада соединены соответственно с первым, вторым и третьим информационными входами преобразователя, четвертый и пятый информационные входы которого соединены соответственно с первым и вторым информационными входами четвертого регистра, выходы первого, второго и третьего сумматоров-вычитателей каждого каскада преобразователя соединены с разрядными входа ми соответственно первого, второго и третьего регистров последующего каскада, первый и второй выходы четвертого регистра каждого каскада соединены соответственно с первым 55 и вторым информационными входами четвертого регистра последующего каскада, выходы первого, второго и третьего сумматоров-вычитателей последнего каскада преобразователя соединены соответственно с первым, вторым и третьим выходами результата преобразователя, в каждый из каскадов преобразователя св " +1-го2 по (и -11-й дополнительно введены 65 первый, второй и третий блоки запрета итераций, первые и вторые входы которых соединены соответственнос первыми и вторыми выходами соответственно первого, второго и третьего коммутаторов, первые и вторыеуправляющие входы которых соединенысоответственно с третьими и четвертыми входами соответственно первого, второго и третьего блоков запрета итераций, пятые входы которыхсоединены с разрядными выходамисоответственно первого, второго итретьего регистров, номера которыхравны номеру соответствующего каскада, знаковые разряды первого, второго и третьего регистров соединеныс шестыми входами соответственнопервого, второго и третьего блоковзапрета итераций, первые и вторыевыходы первого, второго и третьегоблоков запрета итераций соединенысоответственно с первыми и вторымиуправляющими входами соответственнопервого, второй и третьего сумматоров-вычитателей.Кроме того, каждый блок запретаитераций содержит с первого по восьмой элементы И-НЕ, причем первыеинформационные входы первого, второго, пятого и шестого элементов И-НЕ,соединены с первым входом блока запрета итераций, второй вход которогосоединен с вторыми информационнымивходами второго, четвертого, шестогои восьмого элементов И-НЕ, вторыеинформационные входы первого, третьего, пятого и седьмого элементовИ-НЕ соединены с третьим входом блоказапрета итераций, четве.тый входкоторого соединен с первыми и вторыми информационными входами третьего,четвертого, седьмого и восьмого элементов И-НЕ, третьи информационныевходы четвертого, шестого и восьмогоэлементов И-НЕ соединены с пятымвходом блока запрета итераций,шестой вход которого соединен с третьими информационными входами первого,третьего, пятого и седьмого элементов И-НЕ, информационные инверсныевыходы с первого по четвертый элементов И-НЕ соединены с первым информационным выходом блока запретаитераций, второй информационный выход которого со"динен с информационными инверсными ьыходами с шестогопо восьмой элементов И-НЕ блока запрета итераций.На фиг. 1 представлена функциональная схема преобразователя; нафиг. 2 - функциональная схема блоказапрета итераций.Преобразователь(фиг. Я содержитпоследовательно соединенные каскады,каждый из которых содержит первыйчетвертый регистры 1;, 2 З,и 4где 1 в номер каскада 1, блок памяти5;, первый - третий коммутаторы. 0 где Е - оператор прекращения итерационного процесса, расходуемый в блоках 12, 13 и 14, с;+ - (1+ 1) - е разряды операндов регистЪв 1 и 2 и 3.Для доказательства воэможности повышения точности рассмотрим в5 качестве примера выполнение операции ььПоворотф. При выполнении вычислений 9;= 0.- а 1.с 2возможны ситуации, при которых 9 - .цс 21-0 где,коЛОдОПри этом считаем, что а 1 с 1 2 представлен в виде двоичного числа с разрядностью 11 . Вероятность возникновения такой ситуации определяется соотноше- нием иЬЬ Р = - Д. 2=2"1=6м 2для В)7, РПри отсутствии запрета итераций следующий(К + 1).-й шаг будет выполнен при . =эь 110=-1, что приводит к снижению точности. В этом случае погрешность определяется выражениемЬ афсе 2 ь )+.Е а 1 с 121=К+2 поворот 0 0 51 ц в 9 Вектор 0 1 611 У При 11/2+1 можно считать, чтоес 2=2-, Тогда й =-2Приведенный пример соответствует наихудшей, в смысле погрешностей, ситуации. Нетрудно показать, что при любых других ситуациях Ь.=-2; 0; +2 ". Предложенное устройство исключает рассмотренную ситуацию.С этой целью в.для 1 в+1. Это позволяет уменьшить методическую погрешность устройства в два раза. Инструментальная погрешность устройства тоже уменьшается, так как при .=0 итерации не выполня 1ются, т.е. искжчается погрешность от умножения текущего значения операнда на 2. По команде Г сумматорывычитатели переводятся в режим пропуска операнда сложения с нулем ).Эффективность предложенного изобретения заключается в повышении точности вычислений эа счет уменьшения методической и инструментальной погрешностей./5 ПП "Патент", г. Ужгород, ул ктная Фил Закаэ 5602/38 ВНИИ по 1130Тираж 699 Государственно лам изобретени Москва, Ж,Подписн комитета СССР открытий ушская наб., д