Устройство для синхронизации

СОЮЗ СОВЕТСНИХШИПЮЮЕШИРЕСПУБЛИН 04 ПИСАНИЕ ИЗОБРЕТЕНИ ЕТЕЛЬСТВУ К АВТОРСКОМЪГ 4 14В. Б.ронько Бюл. Рьский,Л. В.)ная вы иислител ьн аатистикаф С. Построеции быстродосы радиоэл1979, вып. е си- ству- тронис. 1051 СИНХРОНИ- генератор и - число ки синхроающегоами элемен входы блоов ссадине ства, выгосудАРственный комитет сссРГо делАм изОБРетений и ОтнРытий(56) 1, Электронмашина ЕС.1975, с. 63-67.2. Серопян Сстемю синхронизающей ЭВМ. -1 Вопрки", серия ЭВТ,110 (прототип).(54)(57) 1, УСТРОИСТВО ДЛЯ ЗАЦИИ, содержащее задающий и элементов задержки (где каналов), и блоков выработ сигналов, причем выход зад генератора соединен с вход тов задержки, управляющие ков выработки синхросигнал ны с входом запуска устрой.801012228 ходы блоков выработки синхросигналов являются выходами устройства, о тл и ч а ю щ е е с я тем, что, с целью увеличения функциойальных возможностей путем обеспечения перемен ного периода, в устройство введен дешифратор, и блоков управления дл тельностью синхросигналов, выходы которых соединены соответственно с.тактовыми входами блоков выработки синхросигналов, выходы дешифратора .с первого по "й (где- число импульсов в такте) соединены соответственно с входами с первого по -й блоков управления длительностью хросигналов, (1 + 1)-е входы кот рых соединены соответственно с в дами элементов задержки, выходы ков выработки синхросигналов соединены соответственно с входами с .ф)- го по (2(.+1)-й блоков управления длительностью синхросигналов, вход дешифратора является входом кода микрокоманды,устройствами10122 Я 2 Устройство по и. 1, о т л ич ающе е ся тем, чтоблокуправления длительностью синхросигналов содержит 1. элементов И, два элемента ИЛИ, два триггера, причем выход первого элемента ИЛИ является выходом блока, (+1)-й вход которого соединен с первыми входами элементов И, с первым входом первого элемента ИЛИ, второй вход которого соединен с прямым выходом первого триггер а, инверсный выход которого соединен с информационным входом второго триггера, прямой выход которого соединен с информационным входом первого триггера, синхровход которого соединен с инверсным выходом второго элемента ИЛИ, прямой выход которого соединен с синхровходом второго триггера, входы второго элемента ИЛИ соединены соответственно с выходами элементов И, вторые входы которых являются входами с (1.+2)-го по (21.+1)-й блока, входы с первого по 1.-й которого соединены соответствен-. но с третьими входами элементов И,3, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок выработки синхросигналов содержит регистр сдвига, многовходовой элемент И, причем 1-й разряд (где 1 = 1, 2, 1.) регистра сдвига содержит четыре элемента И, два элемента НЕ, два триггера, причем выходы первого и второго элементов И 1-го разряда регистра сдвига соединены соответственно с единичным и нулевым входами первого триггера 1-го разряда регистра сдвига, выходы третьего и четвертого элементов И 1-го разряда регистра сдвига соединены соответственно с единичным и нулевым входами второго триггера 1-го разряда регистра сдвига, выход первого триггера Изобретение относится к вычислительной технике и предназначено для микропрограммной ЭБМ, имеющей набор микрокоманд с различным циклом выполнения,5В ЭВМ с микропрограммным управлением команда реализуется путем выполнения последовательности микро- команд, Бремя, необходимое для выполнения одной микрокоманды, называется машинным циклом. Машинный цикл состоит из определенной последовательности управляющих сигналов, для синхронизации которых используется серия синхроимпульсов (СИ), вырабатываемых устройством синхронизации.15(1+1)-го разряда регистра сдвига соединен с первым. входом третьего элемента И (1+1)-го разряда регистрасдвига и является (1+1)-м выходомблока, второй вход третьего элемента И 1-го разряда регистра сдвигасоединен с выходом первого элементаНЕ 1-го разряда регистра сдвига,выход второго элемента НЕ 1-го раз-ряда регистра сдвига соединен с первым входом четвертого элемента И1-го разряда регистра сдвига, прямыевыходы вторых триггеров разрядов спервого по (1.-1)-й регистра сдвигасоединены с первыми входами вторыхэлементов И соответствующих разрядоврегистра сдвига и с первыми входамипервых элементов И последующих разрядов регистра сдвига соответственно,прямой выход первого триггера первого разрядарегистра сдвига соединенс вторым входом третьего элемента Ипервого разряда регистра сдвига, свторым входом четвертого элемента И1.-го разряда регистра сдвига и является первым выходом блока, инверсные выходы первых триггеров 1-хразрядов регистра сдвига соединенысоответственно с входами многовходового элемента И, выход которого соединен с первым входом первого элемента И первого разряда регистрасдвига,. прямой выход второго триггера 1.-го разряда регистра сдвига соединен с первым входом второго элемента И (.-го разряда регистра сдвига,тактовый вход блока соединен с вторыми входами первого и второго элементов И 1-го разряда регистра сдвига, с входами первого и второго элементов НЕ 1-го разряда регистра сдвига, управляющий вход блока соединенс третьим входом первого элементаИ первого разряда регистра сдвига. Известно устройство синхронизации, содержащее генератор эталонной частоты, формирователь задающей серии СИ и распределители СИ по логическим блокам, формирователь задающей серии вырабатывает серию СИ, являющуюся исходной для нескольких рабочих серий СИ. Длительность и период следования СИ в пределах рабочих серий одинаковы для всех серий и определяются задающей серией СИ 1.Устройство непригодно для синхронизации быстродействующих вычислительных систем, в которых длительность СИ сравнима с временем распространения сигналов в пределах системы,поскольку в этом случае простое распределение СИ приводит к рассогласованию работы устройств системы из-за различных задержек в распределителях СИ. Устройство не дает возможности организовать динамическое изменение длительности цикла, что при наличии нескольких типов микрскоманд снижает быстродействие системы, поскольку жестко настроено на цикл самой длинной микрокоманды; 10Наиболее близким к предлагаемому является устройство синхронизации быстродействующей ЭВМ, которое содержит генератор эталонной частоты, выход которого соединен с входом фор мирователя задающей серии СИ, Выходы формирователя соединены с входами группы цепей задержки. Выходы цепей задержки, размноженные и настроенные с помощью линий задержек на различные длины связей, разводятся по логическим узлам ЭВМ 23Однако данное устройство имеет ограниченные функциональные возможности, так как имеет постоянный машинный цикл и все типы микрокоманд выполняются за время, равное време. ни выполнения самой длительной микро- команды. При наличии нескольких типов микрокоманд, время выполнения которых различно (самая короткая требует в 2 раза меньше времени, чем длинная), использование одного машинного цикла для всех микрокоманд приводит к значительной потере быстродействия машины.35Цель изобретения - увеличение функциональных возможностей путем обеспечения переменного периода.Поставленная, цель достигается тем, что в устройство для синхрони зации, содержащее задающий генератор, п элементов задержки (где и - число каналов), и блоков выработки синхросигналов, причем выход задающего генератора соединен с входами эле ментов задержки, управляющие входы блоков выработки синхросигналов соединены с входом запуска устройства, выходы блоков выработки синхросигналов являются выходами устройствау 5 О введен дешифратор, и блоков управления длительностью синхросигналов, выходы которых соединены соответственно с тактовыми входами блоков выработки синхросигналов,.выходы дешифратора с первого по -й (где 1.- число импульсов в такте) соединены соответственно с входами с первого по 1.-й блоков управления длительностью синхросигналов, (+1)-е входы которых соединены соответственно с 60 выходами элементов задержки, выходы блоков выработки синхросигналов соединены соответственно с входами с (+2)-го по (2+1)-й блоков управления длительностью синхросигналов 65 вход дешифратора является входом кода микрокоманды устройства.Блок управления длительностью.синхросигналов содержит 1. элементов И, два элемента ИЛИ, два триггера, причем выход первого элемента ИЛИ является выходом блока, (+1)-й вход которого соединен с первыми входами элементов И, с первым входом первого элемента ИЛИ, второй вход которого соединен с пряьым выходом первого триггера, инверсный выход которого соединен с информационным входом в.орого триггера, прямой выход которого соединен с информационным входом первоготриггера, синхровход которого соединен с инверсным выходом второго элемента ИЛИ, прямой Выход которого соединен с синхровходом второго триггера, входы второго элемента ИЛИ соединены соответственно с выходами элементов И, вторые входы которых являются входами с (1.+2)-го по (21.+1)-й блока, входы с первого по -й которого соединены соответственно с третьими входами элементов И,Блок выработки синхросигналов содержит регистр сдвига, многовходовой элемент И, причем 1-й разряд (где1, 2, , 1.) регистра сдвига содержит четыре элемента И, два элемента НЕ, два триггера, причем выходы первого и второго элементов И-го разряда регистра сдвига соединены соответственно с единичным и нулевым входами гервого триггера 1-го . разряда регистра сдвига, выходы третьего и четвертого элементов И 1-го разряда регистра сдвига соеди" нены соответственно с единичным и нулевым входами второго триггера 1-го разряда регистра сдвига, выхоД первого триггера (1+1)-го разряда регистра сдвига соединен с первым входом третьего элемента И (1+1)-горазряда регистра сдвига и является (1+1)-м выходом блока, второй вход третьего элемента И 1-го разряда регистра сдвига соединен с выходом первого элемента НЕ 1-го разряда регистра сдвига, выход второго элемента НЕ 1-го разряда регистра сдвига соединен с первым входом четвертого элемента И 1-го разряда регистра сдвига, прямые выходы вторых триггеров разрядов с первого по .-1)-й регистра сдвига соединены с первыми входами вторых элементов И соответствующих разрядов регистра сдвигаи с первыми входами первых элементовИ последующих разрядов регистра сдвига соответственно, прямой выход первого триггера первого разряда регистра сдвига соединен с вторым входомтретьего элемента И первого разрядарегистра сдвига, с вторым входомчетвертого элемента И 1.-го разрядарегистра сдвига и является первымвыходом блока, инверсные выходыпервых триггеров 1-х разрядов регист"ра сдвига соединены соответственно.с входами многовходового элемента И,выход которого соединен с .первымвходом первого элемента И первого 5разряда регистра сдвига, прямой выход второго триггера -го разрядарегистра сдвига соединен с первымвходом второго элемента И -го разряда регистра сдвига, тактовый вход 1 Облока соединен с вторыми входамипервого и второго элементов И 1-горазряда регистра сдвига, с ,входами.первого и второго элементов ЙЕ 1-горазряда регистра сдвига, управляющий 15вход блока соединен с третьим входомпервого элемента И первого разрядарегистра сдвига.На фиг, 1 изображена блок-схемаустройства; на Фиг. 2 - блок Управления длительностью синхросигналов,на Фиг. 3 - блок выработки синхросигналов; на фиг. 4 - пример временнойдиаграммы работы блока выработкисинхросигналов при отсутствии сиг. налов на выходах дешифратора длительности цикла3 (т.е, без динамического изменения длительности цикла); на,фиг. 5 - пример временнойдиаграммы работы устройства с динамическим изменением длительностицикла при3,устройство содержит задающийгенератор 1, дешифратор.2, элементы 3 задержки, блоки 4 управлениядлительностью синхросигналов, блоки З 55 выработки синхросигналов, вход 6запуска устройства, вход 7 кода микрокоманды устройства, выходы 8 устройства.Блок 4 управления длительностью .4 Осинхросигналов содержит элементы И 9,элемент ИЛИ 10, триггер 11, триггер. 12, элемент ИЛИ 13.Блок 5 выработки. синхросигналовсодержит триггеры 14, элементы И 15, 4триггеры 16, элементы И 17, элементыИ 18, элементы НЕ 19 и 20.,Задающий генератор 1 предназначендля формирования непрерывной последовательности импульсов постояннойдлительности и постоянной частоты,необходимой для Формирования сйнхросерий. Постоянная частота поступаетна входы элементов 3 задержки. Элементы задержки служат для временноговыравнивания. одноименных выходныхсигналов блоков 5 выработки синхросигналов.Дешифратор 2 предназначен длядешифрации кода микрокоманды, формирования управляющих сигналов удво Оения соответствующих синхросигналовна выходах 8 устройства,Блоки 4 управления длительностью .синхросигналов предназначены дляизменения в нужными мент времени 65 Форьи всех последовательностей импульсов, поступающих с элементов 3задержки таким образом, чтобы получить на всех выходах блока 4 формупоследовательностей импульсов, обеспечивающую формирование на выходахустройства удвоенной длительностисогласно входным управляющим сигналам, поступающим в блоки 4 из дешифратора 2.Нужные моменты времени в машинномцикле определяются сигналами с выходов блоков 5, поступающими в блоки 4,Блоки 5 выработки синхросигналовпредназначены для выработки синхросигналов, определяющих временнуюдиаграмму машинного цикла, его длительность и используемых в вычислительной машине для синхронизации логических узлов,Удвоение длительности синхроимпульсов с помощью блоков 4 управлениядлительностью синхросигналов реализуется следующим образом (Фиг. 2),В цикле микрокоманды с удвоениемдлительности синхросигналов на выходе дешифратора 2 появляется сигнал,поступающий на входы блоков 4, Кактолько в блоке 5 начинает вырабатываться синхросигнал, на соответствующих входах блоков 4 появляется сигнал и по наличию сигнала (положительному полупериоду непрерывной последовательности импульсов с выходов элементов 3 задержки) на входах элементов И 9 блоков управления длительностью синхроимпульсов появляетсясигнал на выходе элемента И 9, который,.пройдя через элемент ИЛИ 10,подается на синхровход триггера 11,который устанавливается по наличиюсигнала на инверсном выходе триггера 12 (в исходном состоянии триггеры сброшены). При отсутствии сигнала(отрицательному полупериоду непрерывной последовательности импульсов свыходов элементов 3 задержки) навходах элементов И 9 блоков 4 появляется сигнал на инверсном выходеэлемента ИЛИ 10, поступающий на синхровход триггера 12,и единичное со"стояние триггера 11 переписываетсяв триггер 12. Сигнал с прямого выхода триггера 12 подается на первыйвход элемента ИЛИ 13 и обеспечиваетналичие сигнала на выходе блоков 4во время отсутствия сигнала на втором входе элемента ИЛИ 13, В результате, во время выработки синхроимпульсов Форма последовательностейимпульсов, поступающих на входы бло-ков 4, преобразуется, а именно навыходах блоков 4 получаются последовательности с удлинением положительного полупериода на величину периодаэталонной последовательности импульсов, что, в свою очередь, приводит1012228 к формированию синхросигналов удвоенной длительности, Аналогично удваивается длительность любого другогосинхроимпульса в цикле.Блок 5 выработки синхросигналонпредставляет собой регистр сдвига,число разрядов которого равно числуимпульсов н серии. Регистр работаеттолько в режиме сдвига и занесениеминформации в младший разряд (триггер 14) управляют элементы 18 и 15 .Триггеры 14-14( представляют собойряд основных триггеров сдвигающегорегистра, а триггеры 16-16 - рядвспомогательных триггеров сднигающего регистра.На синхронход сдвигающего регистра (вторые входы элементов И 15-15,171-17 ) подается непрерывная йоследовательность импульсов с выходаодного из соответствующих блоков 4,сдвигающий регистр постоянно сдвигает находящуюся в регистре информацию.установка некоторого триггера 14означает занесение единицы в данныйразряд сдвигающего регистра и выработку соответствующего импульса серии. При отсутствии источника запуска занесение единицы н младший раз,ряд запрещено и н блоке 5 постоянносдвигается нулеваяинформация, т.е.импульсы серии не вырабатынаются.При поступлении сигнала 6 от источнйка запуска, как показано нафиг. 4 (во избежание искажения длительности первого импульса синхросерии он должен поступать во времянеактивного полупериода сигнала 4;,поступающего на синхронход сдвигающего регистра) и наличии сигнала .4;(активного полудериода) по сигналус выхода элемента 15 устанавливает 1ся триггер 14 , т,е. вырабатывается1 фпервый синхроимпульс:серии 8.Выход элемента 151 становится.вэтот момент активным, поскольку всеразряды регистра сдвига нулевые ивыход элемента 18 активен.Послеустановки триггера 14 выход элемен-та 18 становится неактивным и запрещает его установку до тех пор, пока все триггеры .14 -14 не станутвновь нулевыми. Далее йри отсутствиисигнала 4. (следующему неактивномуполупериоду) устанавливается вспомогательный триггер 16., поскольку навыходе элемента 17 появляется сигнал (триггер 14 установлен и инвертирование сигнала 4; на втором входеэлемента 17 также дает активный1сигнал),По второму (с момента поступленияактивному полупериоду сигнала 4; устанавливается триггер 14 и сбрасывается триггер 141, т.е. кончаетсяпервый синхроимйульс серии 8 и начинается второй 82. Аналогичйо производится дальнейший сдвиг единицы и последовательная выработка синхроимпульсов серии. После сброса последнего триггера 14 при наличии сигнала запуска 6 вноь устанавливаетсятриггер 14 и начинается новая се 5 рия синхроймпульсов. Серии синхроимпульсов следуют непрерывно и пос-,тоянно до тех пор, пока не снимается сигнал запуска б, после чего сдвигающий регистр завершает сдвиг записанной в начале цикла единицы повсем разрядам и устанавливает темсаум триггеры 14-14 н исходноенулевое состояние, Прй отсутствиисигнала б (фиг. 4) занесение единицыв младший разряд регистра запрещено,и серии тактовых синхроимпульсов невырабатываются,Последовательность сброса-установки триггеров блока 5 показана нанременной диаграмме (фиг, 4).Устройство работает следующимобразом.РазрядЫ Полей МнкРокоманды, являющиеся источником кода микрокомандыи определяющие длительность ее цикла,поступают на вход дешифратора 2,который формирует набор управляющихсигналов, поступающих на входы блоков 4,При наличии сигнала, например 2в блоках 4-4 ч во время появлениясигнала 8 на выходе устройства происходит удлинение на период импульса3из непрерывной последовательностиимпульсов, поступающей н блоки 41-4.й элементов 3-Зы задержки. В резуль 35 тате, под управлением измененнойнепрерывной последовательности импульсов, поступающей с выходов блоков 41-4 на входы блоков 5-5Удваивается длительность формйруемого40 выходного сигнала 8 устройства.Аналогично удваиваются другие синхросигналы при наличии соответствующего управляющего сигнала на выходах дешифратора 2.На временной диаграмме (фиг, 5)показан пример работы устройства сдинамическим изменением длительности цикла (при3). Цикл 1 - самыйкороткий машинный цикл, в которомна нсех управляющих выходах (21, 22,2 ) дешифратора 2 отсутствует сигнал;3Цикл 2 - самый длинный машинный цикл,в котором на всех управляющих выхо"дах (2 , 22, 23) дешифратора 2 при"сутствует сигнал. Цикл 3 - один извариантов удлинения самого короткого машинного цикла, в котором сигналприсутствует на одном из управляющихвыходов дешифратора 2,) Технико-экономическая эффектив 60 ность изобретения заключается в том,что оно позволяет наиболее полноисполвзовать функциональные возможности оборудования и увеличить быстродействие электронно-вычислитель 65 ной машины1012228 Фо) ГЩ 72 г г г Составитель Н. ТороповаАлексеенко Техред С.Мигунова орректор М. е писное 65/59НИИПИ Государстпо делам изобр035, Москва, Жказ илиал ППП "Патент", г, Ужгород, ул, Проектная,1 Юу раж 704нного комитета СССРений и открытийРаумская наб., д. 4