Устройство для контроля логических блоков

(71) Заявитель 4) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВп х ения кон ьн в тест на емкостью а следователь логических бл устройством.тервал между тельных тесто временем, нео информации из 1Изобретение относится к вычислительой технике и дискретной автоматике и может быть использовано для контроля огических блоков дискретных устройств втоматики и электронных вычислительных Известно многоканальное устройство тестового контроля цифровых узлов электронных вычислительных машин, построен ное на принципе сравнения 1. известном устройстве исзапоминаюшее устройство для трольных тестов, поэтомуи сложность реализуемых естном устройстве ограничезапоминающего устройства,но ограничена сложностьоков, контролируемых этимКроме того, временной инвыдачей двух последовавых наборов определяетсябходимым для считывания. запоминающего устройства большой емкости и ее интерпретации, иобщем случае велик и непостоянен.Известно также устройство для контроля логических блоков и автоматов, содержащее блок управления и индикации, генератор, формирователь контрольных тестов, формирователь временных диаграмм, формирователь сигналов неисправности, коммутаторы входов и выходов, причем первый выход блока управления и индика Оции соединен с первым входом коммутатора входов, первый комбинационный выход коммутатора входов соединен с первыми входами эталонного и контролируемого блоков, второй выход блока управления и индикации соединен со вторым входом формирователя контрольных тестов, второй:выход которого подключен к первому входу формирователя временных диаграмм, второй вход которско соединен со вторым выходом коммутатора входов, а выход - со вторым входом коммутатора входов, третий выход которого соединен со вторыми входами эталонного и3 97,43 контролируемого блоков, выходы которых через коммутатор выходов подключены ко входу формирователя неисправности, выход которого подключен ко входу блока управления и индикации 2 3 .Недостатками устройства являются ограниченные функциональные возможности, обусловленные тем, что формирователь контрольных тестов имеет столько каналов по выходу, сколько входов у 1 о контролируемого блока, и в каждом из этих каналов одновременно должна бьиь сформирована определенная для этого канала тестовая последовательность логических сигналов. Это приводит к не приемлемо быстрому возрастанию. объема аппаратуры устройства и сложности пере настройки на новый тип объекта контроля при увеличении количества входов его и сложности тестовых сигналов, что в свою рф очередь ограничивает сложность контролируемых этим устройством логических блоков.Целью изобретения является расширение номенклатуры контролируемых блоков. уПоставленная цель достигается тем, что в устройство для контроля логических блоков, содержащее синхронизатор, генератор импульсов, формирователь тестовых сигналов, коммутатор каналов, коммутатор выходов, формирователь импульсов, тактовый генератор, счетчик адресов, элемент ИЛИ, эталонный блок, причем первый, второй, третий выходы синхронизатора подключены соответствен но к входу генератора импульсов, к управляюшему входу формирователя тестоьых сигналов и к первому входу комму татора каналов, выход генератора импульсов подключен к первому входу элемента ИЛИ, и к информационыму входу формирователя тестовых сигналов, выход которого подключен к второму входу ком мутатора каналов, четвертый выход синхронизатора подключен к входу тактового генератора, выход которого подключен к второму входу элемента ИЛИ, выход кото рого подключен к счетному входу счетчика адресов, управляющий вход которого подключен к пятому выходу синхронизатора, вход которого подключен к выходу формирователя импульсов, вход которого подключен к выходу коммутатора выходов входы которого подклкяены к выходам контролируемого и эталонного блоков, в него введены канальные эапоминакнцие фф элементы, информационные вхапы которых подключены к выходам коммутатора каналов, адресные входы - к выходу счеъфчика адресов, выходы канальных запомпнающих элементов поДключены к входам контролируемого и эталонного блоков.На фиг, 1 приведена структурная схема предлагаемого устройства; на фиг. 2- структурная схема формирователя тестовых сигналов.Устройство содержит синхронизатор 1, генератор 2 импульсов, формирователь тестовых сигналов, коммутатор 4 канала канальные запоминающие элементы 5, коммутатор 6 выходов, формирователь 7 импульсов, тактовый генератор 8, счетчик 9 адресов, элемент 10 ИЛИ, контролируемый логический блок 11, эталонныйлогический блок 12.Устройство работает следующим образом.По команде синхронизатора 1 на формирователь 3 тестовых сигналов начинают поступать сигналы с генератора 2 импульсов, Формирователь 3 тестовыхсигналов формирует на своем единственном выходе последовательность логических сигналов, которая должна быть воспроизведена на очередном выходе устрой.ства.С выхода формирователя 3 тестовых сигналов последовательнсйть логических сигналов через коммутатор 4 каналовподается на вход соответствующего очередного канального запоминающего эле.мента 5. В то же время сигналы генератора 2 импульсов поступают на счетныйвход счетчика 9 адреса, .вызывая синхронное с работой формирователя тестовыхсигналов изменение его состояния, а таккак выход счетчика 9 адреса подключенк адресным входам всех канальных запоминающих элементов, то в том из них,который выбран коммутатором 4 канала,записывается последовательность тестовых сигналов, сформированная формирователем.Посйе исчерпания длины последовательности сигналов или емкости канальногозапоминающего элемента 5 синхронизатор1 останавливает генератор 2 импульсов,выдает на формирователь 3 тестов сигнал для настройки на новую последовательноСть тестовых сигналов, сбрасывает счетчик 9 адреса, переключает выходкоммутатора 4 канала на следующий канальный запоминающий элемент. Затемпо сигналу синхронизатора возобновляется работа генератора импулвсов и заполняется очередной канальный. запоминающий элемент соответствующей последовательностью логических сигналов,В качестве запоминающего элемента может бьиь использована микросхема - одноразрядное 1024 - битовое полупрокводниковое запоминающее устройство в одном корпусе (например, типа К 134 РУ 9). Количество таких элементов в устройстве равно числу входов (а при программном контроле суммарному числу9743После заполнения всех канальных запоминающих элементов 5 генератор 2 импульсов выключается и подключается тактовый генератор 8. В то время, как. частота генератора импульсов выбирается 5 из условия обеспечения работы формирователя тестовых сигналов, частота тактового генератора выбирается из условия обеспечения контроля и ограничивается лишь временем, необходимым для считы й вания информации из одноразрядного канального запоминающего элемента, и может регулироваться в широких пределах.Информация, содержащаяся в соответствующих ячейках всех канальных заломинаюших элементов, воспроизводится на выходах устройства синхронно. Коммутатор 6 выходов подключает попарно соответствующие выходы контролируемого 11 и эталонного 12 блоков к формировате лю 7 импульсов. В случае несовпаденияс сигналов на соответотвующих входах коммутатора 6 выходов формирователь 7 импульсов сигнализирует синхронизатору 123В зависимости от заданного предварительного режима работы синхронизатор 1 может или остановить работу тактового генератора. 8, после чего диагностика неисправности производится с использова-М нием индицируемой информации о выходе контролируемого блока, на котором обнаружено несовпадение, и номере такта одним из известных способов, или индицировать наличие неисправности, но работу ЭЗ тактового генератора не останавливать.Для диагностики неисправностей может быть предусмотрен потактовый режим работы, при котором состояние счетчика адреса изменяется по сигналам синхрони- фр затора по команде оператора.При использовании эталонного логического блока все имеющиеся в устройстве канальные запоминающие элементы могут быть использованы для накоплении д и выдачи входных тестовых сигналов для контролируемого логического блока. Ес-ли устройство используется для програмного контроля, то часть канальных запоминающих элементов обслуживает входы контролируемого блока, а остальные (их количество должно быть равно количеству выходов контролируемого блока) служат для накопления и выдачи ожидаемых сигналов .на выходах контролируемого логического блока, и высоды этих канальных запоминающих элементов подключаются прямо на входы коммутатора 1 выхопов вместо выхоцов эталонного блока. 75: 4Если в канальном запоминающем элементе помещается полная последователькость тестовых сигналов или ее фрагмент,включающий сигналы,устанавливающиеконтролируемый блок в. исходное состояние, то содержимое канальных запоминающих элементов может воспроизводитьсяна выходе устройства многократно, например для осциллографического исследования работы контролируемого блока,Если полная последовательность тестовых сигналов не помещается в канальном запоминающем элементе, то в канальных запоминающих элементах размешают фрагмент полной последовательностии после его воспроизведения канальныезапоминающие элементы перезагружаютуже описанным образом, При этом перезагружают лишь те из канальных запоминающих элементов, информация в которыхна следующем фрагменте должна отличаться от той, что была на предыдущем.формирователь тестовых сигналов может быть выполнен, например, по принципу, соответствующему фиг. 2, где 1,2, 3, 4 - входи формирователя, подключенные, соответственно к шине устройст-ва с уровнем напряжения логическогонуля, к шине устройства с уровнем напряжения логической единицы, к выходу генератора импульсов, к выходу блока управления, 5 - трютер со счетным входоми прямым и инверсным выходами, 6 -мультиплексор, 7 - выход формирователя.Тестовый сигнал формируется изсигналов на входах 1-3 формирователяпутем подачи от блока управления двухразрядных комбинаций логических сигналов на вход 4 формирователя, причемкаждой комбинации соответствует подклкьчение к выходу формирователя на времяее существования на входах логическогонуля или логической единицы, или периодической последовательности из чередующихся логических нулей и единиц с двумя фазировками по отношению к сигналам на выходе генератора импульсов.Такой формирователь может быть реализован на двух микросхемах среднего уровня интеграции,7 97437 входов и выходов) контролируемого логического блока.Таким образом, предлагаемое устройство позволяет за счет замены многоканального формирователя тестовых сйгналов р одноканальным и набором простых одноразрядных канальных запоминающих элементов (как правю 1 о, каждый в виде одной микросхемы широкого применения) снжь ограничения на количество входов кона ролируемого логического блока и сложность тестовых сигналов, в то же вреви обеспечив гибкое управление, так как реализовать перестройку одноканеьного формирователя тестовых сигналов на раз 5 личные последовательности сигналов значительно проще, чем перестраиватьмногоканальный формирователь. налов, выход генератора импульсов подключен к первому входу элемента ИЛИи к информационному входу формирователятестовых сигналов, выход которого подключен к второму входу коммутатора каналов, четвертый выход синхронизатораподключен к входу тактового генератора,выход которого подключен к второму входу элемента ИЛИ, вьиод которого подключен к счетному. входу счетчика адресов, управляющий вход которого подключен к пятому выходу синхронизатора,вход которого подключен к выходу формирователя импульсов, вход которого подключен к выходу коммутатора выходов, входы которого подключенй к выходам конт,ролируемого и эталонного блоков, о т -л и ч а ю щ е е с я тем, что, с цельюрасширения номенклатуры контролируемых блоков, в него введены канальныезапоминающие элементы, информационныевходы которых подключены к выходамкоммутатора каналов, адресные входы -к выходу счетчика адресов, выходы канальных запоминающих элементов подключены к входам контролируемого и эталонного блоков. формула изобретения Устройство для контроля логических блоков, содержащее синхронизатор, гене ратор имп)Гльсовр формирователь тесто 25 вых сйгналов, коммутатор каналов, оммутатор выходов, формирователь импуль- сов, тактовый генератор, счетчик адресов, элемент ИЛИ, эталонный блок, причем первый, второй, третий выходы сикх й ронизатора подключены свЖветственно к входу генератора импульсов, к управляющему входу формирователя тестовых сщъ. валов и к первому входу коммутатора каИсточники информации,принятые во внимание прй экспертизе 1. Авторское свидетельство СССР М 413442, кл. 6 06 Г 11/00, 1972. 2. Авторское свидетельство СССР М 607229, кл, 6 0615/46, 1975.