Устройство для управления памятью

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(63) Дополиительное к авт, свид-ву(22) Заявлено 020780 (21) 2984868/1824 (31 М. КЛ. 6 06 Р 13/О 6 с присоединением заявки Нов(23) Приоритет -Государственный комитет СССР по делаю изобретений н открытийЮЗ) УДК 681325 (088. 8) Опубликовано 300982, Бюллетень М 36 Дата опубликования описания 360982(72) Авторизобретения Акопов Заявител РОИСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ(5 2 Изобрететельной технено в устроЭВМ. е относится к вычислике и может быть приме- ствах управления памят встнамять устройство для управлесодержащее блок управь, распределитель, блок формации 1. ния п ления обраб тки 0 ыход перс вторыменератор го соестройстборудоваическойляетсягенераторатчика, дваов И,15 а,дешиф" ью 25я повышевляеттва. Недостатком известного у ва является большой объем о/ния и невысокая надежность.Наиболее близким по техн сущности к предлагаемому яв устройство, содержащее два три распределителя, два сче коммутатора, группу элемент группу сумматоров по модулю дв три триггера, два элемента И,ратор2) .Однако конструкция известного ус ройства не позволяет реализовать алгоритм контроля и/или диагностики при возникновении сбоя, отказа в па мяти или устройстве управления памя для обнаружения и коррекции неиспра ности, что приводит к снижению надежности устройства.Целью изобретения я с ние надежности устройс Поставленная цель достигается тем, что в устройство для управления памятью, содержащее дешифратор, генератор сигналов регенерации, выход которого соединен с первым входом первого распределителя и входом первого счетчика, выход которого соединен с первым входом первого коммутатора, выход которого соединен с первым выходом устройства, первый вваго распределителя соединенвходом первого коммутатора, гсинхросигналов, выход котородинен с первыми входами первого и второго элементов И и с входом элемента НЕ, выход которого соединен с синхровходом первого триггера, выход которого соединен с вторым входом первого элемента И, .третий вход которого соединен с выходом второго триггера, Р-вход которого соединен .с первьм вхо. дом устройства, выход первого элемента И соединен с управляющим входом второго распределителя, первый выход которого соединен с четвертым входом первого элемента И, н вторым входом первого распределителя, второй выход второго распределителя соединен с 0-входом третьего триггера, выход вто,рого элемента И соединен с входом вто 962963рого счетчика и с пятым входом первого элемегта И, первый выход второго счетчика соединен с управляющим входом третьего распределителя, а его выход соединен с первыми входами элементов И группы, второй выход второ го счетчика соединен с нторым входом второго элемента И, третий вход которого соединен с выходом третьего триггера, четвертый вход второго элемента И соединен с первым выходом второго 1 О ,коммутатора, первый вход которого, второй вход регистра и первый вход ,:дешифратора соединены с выходом третьего распределителя, второй вход устройства соединен с вторыми нходами элементон И группы, выходы которых соединены соответственно с первыми входами сумматорон по модулю два группы, выходы которых соединены с первыми входами регистра, выход котоО рого соединен с вторым входом второго коммутатора, второй выход которого соединен с вторым выходом устройства и вторым входом дешифратора, выходы которого соединены соответственно с вторыми входами сумматоров группы по модулю два, введены формирователи циклов чтения и записи и элемент ИЛИ, причем второй выход первого распределителя соединен с первыми входами формирователей циклов чтения и записи, первые выходы которых соединены с входами элемента ИЛИ, выход которого соединен с вторым входом первого триггера и с шестым входом первого элемента И, третий 35 выход второго распределителя соединен с вторым входом Формирователя циклов чтения, а четвертый выход второго распределителя соединен с вторым входом формирователя циклов 40 записи, второй выход которого соединен с третьим входом первого распределителя, второй выход формирователя циклов чтения соединен с третьим входом первого коммутатора. . 45Формирователь циклов чтения содержит генератор циклов, счетчик, триггер, коммутатор, два элемента ИЛИ, элемент И, причем первый вход формирователя циклов чтения соединен с первыми входами триггера и коммутатора, а второй вход формирователя циклов чтения соединен с первыми входами генератора циклов и элемента И, вторые входы которых соединены с первым входом первогд элемента ИЛИ и первым выходом счетчика второй выход которого соединен с вторым входом коммутатора, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен 60 с вторым выходом формирователя циклов чтения, первый выход которого соединен с выходом первого элемента ИЛИ, второй вход которого и второй вход второго элемента ИЛИ соединены 65 с выходом триггера, второй вход которого соединен с выходом элемента И,выход генератора циклов соединенс входом счетчика.,Кроме того, Формирователь цикловзаписи содержит генератор циклов,счетчик, коммутатор, причем первыйи второй входы формирователя цикловзаписи соединены соответственно с пер.ными входами генератора циклон икоммутатора, первый и второй выходыкоторого соединены с первыми и вторым выходами формирователя цикловзаписи, выход генератора циклов соединен с входом счетчика, первый и нторой выходы которого соединены с вторыми входами генератора циклов икоммутатора.На фиг,1 приведена блок-схема устройства для управления памятью нафиг. 2 - блок-схема Формирователяциклов чтения, на фиг,З - блок-схе 3ма формирователя циклов записи.Устройстно для управления памятьюсодержит генератор 1 сигналов регенерации,. счетчик 2, коммутатор 3,Формирователь 4 циклов чтения, формирователь 5 циклов записи, элементИЛИ б, распределитель 7, генератор8 синхросигналов, триггер 9 входы10 и 11 устройства, выходы 12 и 13устройства, выходы 14,15,16 распределителя, выход 17 элемента ИЛИ б,элемент И 18, входы 19 и 20 элемента И 18, элемент НЕ 21, триггер22, вход 23 элемента И 18, распределитель 24, триггер 25, элементИ 26, счетчик 27, распределитель28, группа и элементов И 29, группа сумматоров 30, регистр 31, коммутатор 32, дешифратор 33.Формироваель 4 циклов чтения(Фиг.З) содержит входы 45 и 46,ныходы 47 и 48, генератор 49 циклов, счетчик 50, коммутатор 51,Устройство позволяет организовать режим контроля и/или диагностики своих информационных магистралей и накопителя (н показан), из,которого производится считывание.Устройство работает следующимобразом.На вход 10 устройства поступаетсигнал включения и запоминаетсяна втором триггере 22, При этомс генератора 8 поступают на вход 19элемента И 18, импульсы, частотаи длительность которых определяюталгоритм работы распределителя 24.С выхода элемента И 18 сигнал поступает на вход распределителя 24.С входа 19 через элемент НЕ 21 устанавливается первый триггер 9, что .Обуславливает в совокупности с другими входными сигналами элемента И 18 режим диагностики. Распределитель 24 посылает на второй вход формирователя 4 циклов чтения с выхода 14 сигнал начала цикла многократного чтения, По этому сигналу на первом выходе формирователя 4 вырабатывается сигнал блокировки, который пОступает на вход элемента ИЛИ б и с его выхода 17 поступает на второй вход первого триггера 9 и на шестой вход элемента И 18. Длительность и количество сигналов блокировки определяются количеством 15 ,циклов многократного чтения. Одновременно на втором выходе формирователя 4, вырабатывается сигнал необходимый для организации с помощью распределителя 7 и коммутатора 3 режима многократного чтения информации из накопителя. Сигнал о начале этого режима снимается с первого выхода 12 устройства.С второго выхода распределителя 7 на первые входы формирователей циклов чтения и записи поступает управляющий сигнал завершения цикла обра. щения и сигнал начала цикла регенерации (для полупроводникового ЗУ на дииамических МОП ИС) для прерывания на время регенерации оаботы памяти в диагностическом режиме. В устрой" . стве предусмотрены средства работы с указанным вьве типом памяти. Генератор 1 вырабатывает последовательность сигналов требования регенерации, которые прерывают работу устройства для проведения регенерации ячеек накопителя, По каждому последующему сигналу генератора 1 на выхо О де счетчика 2 изменяется на единичку адрес массива ячеек ЗУ, которые требуют регенерации. Распределитель 7 по сигналу генератора 1 переключает коммутатор 3 для выдачи необ ходимого для регенерации адреса с выхода счетчика 2 в накопитель.Работа устройства основана на конт роле и исправлении периодически считываемой информации из накопителя. 50 Считанная информация для обработки поступает на информационный вход 11 устройства и далее на первые входы группы элементов И 29, число и которых равно разрядности считывае. мой информации. К моменту считывания на вторые входы элвментов И 29, вторые входы сумматоров 30, вторые входы регистра 31, первый вход дешифратора 33 и первый вход коммутатора 32 поступает стробирующий сигнал с выхода распределителя 28, .разрешающий Обработку входной информации, Строб вырабатывается по сигналу распреде" ,лителя 24 с выхода 16 через триггер 125, элемент И 26, счетчик 27 и распределитель 28. Таким образом, при поступлении строба считанная информация проходит через элемент И 29 на первые входы группы иэ п сумматоров 30 по модулю два. При необходимости исправления информации, которая определяется дешифратором 33, с его выхода выдается ".1" в тот сумматор 30, на первый вход которого поступил искаженный разряд, при этом данный разряд ннвертируется на выходе сумматора 30 и через регистр 31 и коммутатор 23 поступает на инФормационный выход 13 устройства. Одновременно распределитель 24 вырабатывает на выходе 15 сигнал для формирователя 5 циклов записи для . перезаписи в контролируемую ячейку накопителя хранившейся ранее в ней информации, которая поступает на входной регистр с информационного выхода 13. При этом происходит замещение записанной искаженной информации в 1 накопителе на исправленную.Искажение информации возможно как при повреждении накопителя, так и и при неисправности устройства для управления памятью. При появлении на выходе 13 исправленной информации с первого выхода коммутатора 32 выдается сигнал на четвертый вход элемента И 26 о завершении коррекции информации для прекращения выработки стробирующего сигнала. После этого с выхода элемента И 26 подается сигнал на вход 20 элемента И 18 о завершении (начале) режима диагностикиЭтот сиг" нал через элемент И 18 поступает на вход распределителя 24 и далее с его первого выхода поступает на второй вход распределителя 7 и вход 23 элемента И 18. Этим сигналом производится установка устройства в исходное состояние. С первого выхода распределителя 7 сигнал окончания работы пос. тупает на второй вход коммутатора 3 и далее вна выход 12 устройства. Сигналы, показывающие режим работы устройства (чтение, запись), поступают также на выход 12 устройства. Аналогично производится диагностическая запись в ячейку накопителя диагностической информации, в случае если исправить возникшую ошибку (сбой) не удалось и необходимо проверить оборудование на устойчивый отказ.с рователь 5 циклов записи предназначен для формирования запускающих импульсов цикла записи, число и периодичность которых определяются алгоритмом работы устройства управления памятью в режиме контроля и/или диагностики. Запись выполняется в дефектную ячейку ОЗУ,Формирователь 5 циклов записи выполняет функции, сходные с Функциями формирователя 4 циклов чтения, 962963,Пр сигналу начала записи диагности=чевкой информации (например, запись ."р" и запись "1" или запись информации инверсной считанной), которыйуступает с выхода 15 распределителя24 устройства управления памяти,.генератор 49 начинает формированиеимпульсов, необходимых для работысчетчика 50. При этом счетчик 50посылает через коммутатор 51 навход элемента ИЛИ б сигналы начала 10циклов записи. По окончании циклазаписи диагностической информациисчетчик 50 посылает сигнал блокировки работы генератора 49, и формиро-ватель 5 циклов записи переходит 15в режим ожидания. Формирователь 5циклов записи может продолжить своюработу, если необходимо выполнитьвосстановление информации в дефектной ячейке. 20Формирователь 4 циклов чтенияпредназначен для формирования.запускающих импульсов цикла чтения, число и периодичность которых определяются алгоритмом работы устройствауправленияпамяти в режиме контроляи/или диагностики. Чтение выполняется из дефектной ячейки ОЗУ.По сигналу начала пикла многократного чтения, который поступает с выхода 14 распределителя 24 устройства. Управления памяти, генератор 38 начинает формирование счетных импульсов,поступающих на вход счетчика 40,частота длительность и количествокоторых зависят от характеристикиОЗУ,. Запускающие импульсы на началоциклов чтения а первого выхода счет,чика 40 через коммутатор 43 и элементИЛИ 44 поступают на первый выход 36формирователя 4 циклов чтения и да-40лее - на вход коммутатора 3.ПосЛе окончания цикла многократно.го чтения на втором выходе счетчика 40 формируется сигнал окончания цик ла многократного чтения, который блокирует работу генератора 38 и разрешает прохождение запускающих импуль- .сов через элемент И 39 на вход триггера 41. Последний по сигналу начала у цикла чтения диагностической информации, записанной в дефектную ячейку ОЗУ, формирует импульсы начала чтения, которые через элемент ИЛИ 44 поступают с выхода 37 на коммутатор у 3. Управление работой коммутатора 43 и триггера 41 производится сигналами, поступающими со входов 34 и 35. Предлагаемое устройство для управ-ления памятью позволяет реализовать режимы автоматического контроля и диагностики, что приводит к существенвенному увеличению надежности при минимальных затратах на оборудование. Формула изобретения1. Устройство для управления памятью, содержащее дешифратор, генератор сигналов регенерации, выход которого соединен с первым входом, первого распределителя и входом первого счетчика, выход которого соединен с первым входом первого коммутатора, выход которого соединен с первым выходом. устройства, первый выход первого распределителя соеди. нен с вторым входом первого коммутатора, генератор сигналов, выход которого соединен с первыми входами первого и второго элементов И и с входом элемента НЕ, выход которо го соединен с синхровходом первого триггера, выход которого соединен с вторым входом первого элемента И, третий вход которого соединен свыходом второго триггера, Р-вход которого соединен с первым входом устройства, выход первого элемента И соединен с управляющим входом второго распределителя, первый выход которого сОединен с четвертым входом первого элемента И, и вторым входом первого распределителя, второй выход второго распределителя соединен с 0-входом третьего триггера, выход второго элемента И соединен с входом второго счетчика и с пятым входом первого элемента И, первый выход второго счетчика соединен с управляющим входом третьего распределителя, а его выход соединен с первыми входами элементов И группы, второй выход второго счетчика соеди-. нен с вторым входом второго элемента И, третий вход которого соединен с выходом третьего триггера, четвертый вход второго элемента И соединен с первым выходом второго коммутатора, Рервый вход которого, второй вход регистра и первый вход дешифратора соединены с выходом третьего распределителя, второй вход устройства соединен с вторыми входами элементов И группы, .выходы которых.соединены соответственно с первыми входами сумматоров по модулю два группы, выходы которых соединены с первыми входами регистра, выход которого соединен с вторым входом второго коммутатора, второй выход которого соединен с вторым выходом устройства и вторым входом дешифратора, выходы которого соединены соответственно с вторыми входами сумматоров группы по модулю два, о т л и ч а ю щ е - е с я тем, что, с целью повышения надежности, в него введены Формирователи цикловчтения и записи и элемент ИЛИ, причем второй выход первого распределителя соединен с первыми входами Формирователей циклов чтения и записи, первые выходы которыхсоединены с входами. элемента.ИЛИ, выход которого соединен с вторыи входом первого триггера н с шестым вхо-: дом первого элемента И, третий выход второго распределителя соединен с вторым входом формирователя циклов чтения, а четвертый выход второго распределителя соединен с вторым входом формирователя циклов записи, второй выход которого соединен с третьим входом первого распределителя 0 второй выход формирователя циклов чтения соединен с третьим входом первого коммутатора.2. Устройство по п.1 о т л ич а ю м е е с я тем что формирова тель циклов чтения содержит генератор циклов, счетчик, триггер, коммутатор, два элемента ИЛИ, элемент И, причем к первому входу формирователя подключен вход триггера и первый 2 О 1 вход коммутатора, а к второму входу формирователя подключены первые вкодЫ генератора циКлОв К ЭлЕмекта И, вторые входы которых соединены с первьм входом первого элемента ИЛИ к д 5 ,первым выходом счетчика, второй выход которого соединен с вторыми входом коммутатора, выход которого соединен с первъм входом второго элемента ИЛИ, выход которого соединен с вторым выходом формирователя, первый выход которого соединен с выходом первого элемента ИЛИ, второй вход которого и второй вход второго элемента ИЛИ соединены с выходом триггера, вход которого соединен с выходом элемента И, выход генератора циклов соединен с входом счетчика.3. Устройство по п.1, о т л нч а ю щ е е с я тем, что формирователь циклов записи содержит генератор еФлов, счетчик, коммутатор, причем к первому к второму входам формирователя подключены соответственно первые входы генератора циклов и коммутатора-, первый к второй выходы которого соединены с первым и ,вторым выходами формирователя, выход генератора циклов соединен с .входом счетчика, первый и второй выходы которого соединены с вторыми входами генератора циклов и коммутатора.Источники .информации,принятые во внимание при экспертизе 1. Каган Б.М. Электронные вычислительные машины к системы. М., "Энергияф, 1979, с.431-436.2. Авторское свидетельство СССР В 556444, кл. Г 06 Р 13/06, 1976 (прототип).962963 Составитель В. Щербаковедактор И. Михеева ТехредМ,Тепер КоРРектоР Е.Рошко. Эака 5 Филиал ППП Патент , г. Ужгород, ул. Проектная, 4 5 5 О Тираж ВНИИПИ Государственпо делам изобрет 113035, Москва, Ж73 Подписиго комитета СССРий и открытийРаушская наб д,