Демодулятор сигналов с фазоразностной модуляцией

О П И С А Н И Е ,949838ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспубликОпубликовано 07.08.82, Бюллетень29Дата опубликования описания 17.08.82 лв делам извбрвтеиий и вткрытий(72) Авторы изобретения БИБЛЖО 1 ЯКА1Изобретение относится к технике связи и может быть использовано в системах передачи дискретной информации для приема многоканальных взаимно ортогональных сигналов с фазоразностной модуляцией при наличии сдвигов частоты сигналов в канале связи.Известен демодулятор сигналов с фазоразностной модуляцией, содержащий последовательно соединенные аналого-цифровой преобразователь, первый перемножитель, первый сумматор, первый блок памяти, блок вычисления разности фаз и блок декодирования, последовательно соединенные блок синхронизации и формирователь управляющих импульсов, выходы которого подключены к управляющим входам первого блока памяти, первого сумматора, первого перемножителя и аналого-цифрового преобразователя, информационный вход и второй выход которого соединены соответственно со входом блока синхронизации и первым входом второго перемножителя, выход которого подключен ко второму входу первого перемножителя, а также второй блок памяти и анализатор смещения частоты 1. 2Однако помехоустойчивость такого демодулятора невысока.Цель изобретения - повышение помехоустойчивости.Поставленная цель достигается тем, чтов демодулятор сигналов с фазоразностной модуляцией, содержащий последовательно соединенные аналого-цифровой преобразователь, первый перемножитель, первый сумматор, первый блок памяти, блок вычислеония разности фаз и блок декодирования, последовательно соединенные блок синхронизации и формирователь управляющих импульсов, выходы которого подключены к управляющим входам первого блока памяти, первого сумматора, первого переМножите 1 ля и аналого-цифрового преобразователя,информационный вход и второй выход которого соединены соответственно со входом блока синхронизации и первым входом второго перемножителя, выход которого подключен ко второму входу первого перемнонжителя, а также второи блок памяти и анализатор смещения частоты, введены коммутатор, второй, третий и четвертый сумматоры, счетчик, третий, четвертый и пятый блоки памяти и преобразователь кода, вы 949838ход которого подключен ко входу второгоблока памяти, выход которого соединенс третьим входом первого перемножителя,причем второй выход блока вычисления разности фаз и выход блока декодированиясоединены со входами анализатора смещения частоты, выходы которого подключенык первым входам третьего блока памяти ивторого сумматора, выход которого соединен со вторым входом третьего блока памяти, выход которого подключен ко второму10вхолу второго сумматора и к одному извходов третьего сумматора, выход которогосоединен со входом четвертого блока памяти, выходы которого подключены к другимвходам третьего сумматора и ко входам коммутатора, выходы которого соединены совхолами пятого блока памяти, выходы которого подключены ко входам преобразователя кола и четвертого сумматора, выхолы которого соединены с соответствующими входами коммутатора, при этом дополнительные выхолы формирователя управляющихимпульсов соединены с управляюгцими входами преобразователя кода, третьего, четвертого и. пятого блоков памяти, коммутатора и счетчика, выход которого подключенк соответствующему входу четвертого сумматора, а соответствующий выход преобразователя кола соединен со вторым входом второго персмножителя, преобразователь кодасодержит блок кодирования и последовательно соединенные двухразрядный сумматор имногоразрядный переключатель, соответст- З 0вующие входы которого соединены со входом и выходом блока кодирования, причемпервый вход двухразрядного сумматора ивход блока кодирования являются входамипреобразователя кода, управляющим входом и выходом которого являются соответст 35венно второй вхол двухразрядного сумматора и выход многоразрядного переключателя,На чертеже приведена структурная электрическая схема предлагаемого Лемодулятора.Демодулятор сигналов с фазоразностной модуляцией содержит аналого-цифровой преобразователь (АЦП) 1, первый перемножитель 2, первый сумматор 3, первыйблок 4 памяти, блок 5 вычисления разности45фаз, блок 6 декодирования, второй перемножитель 7, блок 8 синхронизации, формирователь 9 управляющих импульсов, анализатор 10 смещения частоты, второй сумматор11, третий блок 12 памяти, третий сумматор 5013, четвертый блок 14 памяти, коммутатор15, четвертый сумматор 6, счетчик 17, пятый блок 18 памяти, второй блок 19 памятии преобразователь 20 кода, состоящий измногоразрядного переключателя 21, двухразрядного сумматора 22 и блока 23 кодирования,Демодулятор работает следующим образом. 4Для разделения канальных сигналов вычисляется корреляция на интервале ортогональности Т принимаемого группового сигнала 5(т) с опорными колебаниями приемника.Алгоритмы вычисления корреляции;Хк =+ У" Ь) 51 п м( Д:У = -2- у 5(1) сов ы(й,Значения Хк и Уявляются проекциями канальных сигналов, причем Х - проекция в синфазном подканале, а У - проекция в квадратурном подканале к-го каналадемодулятора.В предлагаемом устройстве перемножение группового сигнала с 1(1) на синусныеи косинусные составляющие опорных частотосуществляется в первом 2 и втором 7иеремножителях, причем для этого берутся отсчеты группового сигнала и отсчетызначений опорных колебаний. Перемножение производится последовательно во времени, причем каждый отсчет сигнала умножается на отсчеты синусных и косинусных составляющих всех опорных частот.Взятие отсчетов группового сигнала ипреобразование значений отсчетов в многоразрядные двоичные числа (двоичные кодыотсчетов сигнала) осуществляется в аналого-цифровом преобразователе 1, на входкоторого поступает многочастотный сигнал,Частоту взятия отсчетов (частоту дискретизации) целесообразно выбрать такой,чтобы на интервале ортогональности Т укладывалось 2" (где и - целое число) отсчетов, При этом интервал между отсчетамиЬ( = Т/2" . Поскольку интервал между частотами канальных сигналов г = -1-, точастота лискретизации1 дискр. = 1 - = 2" Г.Это соотношение может быть и другим,но коэффициент пропорциональности между1 дискр и Г, по крайней мере, должен бытькратйым четырем. Для конкретности считают,что на интервале ортогональности укладывается 64 отсчета, т. е,(дискр. = 64 Р или Т = 64 М .Для нахождения проекций канальных сигналов в соответствии с алгоритмом работы корреляторов отсчеты группового сигнала умножаются на значения опорных колебаний каналов и результат умножения суммируется /накапливается/ в течение интервала ортогональности Т в первом сумматоре 3, Результаты накопления представляют собой проекции сигнала в синфазных и квадратурных подканалах всех каналов и записываются в первый блок 4 памяти. Абсолютные значения (отсчеты) синусных и косинусных составляющих опорных частот формируются на выходе второго блока 19 памяти, в котором записаны значения синуса.Для формирования отсчетов опорных колебаний на вход второго блока 19 памяти необходимо подавать двоичные числа (коды), указывающие адреса ячеек второго блока памяти, в которых записаны соответст вуюшие значения синусов. Эти числа коды адреса второго блока 19 памяти. Формирование кодов адресов второго блок 19 памяти производится в три этапа. Сначала формируются двоичные числа, синусы и косинусы которых соответствуют отсчетам значений опорных колебаний, синфазных и квадратурных канальных сигналов, т. е. аргументы или коды аргументов, так как функции этих аргументов (синусы или косинусы) соответствуют значениям опорных колебаний. Затем коды аргумента перекодируются в преобразователе 20 кода в коды адресов ячеек второго блока 19 памяти. Для формирования кода аргумента сначала формируется аргумент, соответствующий гармоникам частоты К затем к этим значениям аргумента прибавляются некоторые начальные значения, такие, чтобы аргумент первой гармоники частоты Р соответствовал значениям аргумента опорного колебания первого канала с учетом смешения частоты этого канального сигнала в тракте связи,Целесообразность перекодирования кодов аргумента в адреса ячеек второго блока 19 памяти связаны с тем, что любые значения аргумента можно привести к значениям в пределах первого квадранта (от 0 до - ") . Кроме того, преобразователь кода%,аргумента формирует код, соответствующий организации второго блока памяти. Начальные значения аргумента определяются во втором сумматоре 11, в третьем блоке 12 памяти, третьем сумматоре 13 и четвертом блоке 14 памяти.Передача начальных значений аргумента из четвертого блока 14 памяти в пятый блок 18 памяти осуществляется через коммутатор 15 по командам из формирователя 9 управляющих импульсов. С помощью счетчика 17, четвертого сумматора 16, коммутатора 15 и пятого блока 18 памяти формируется код аргумента,Из пятого блока 18 памяти код аргумента передается в преобразователь 20 кода, из которого выдаются коды адресов ячеек второго блока 19 памяти и отдельно знаки синусов.Рассмотрим формирование кода аргумента.На вход счетчика от формирователя 9 управляющих импульсов поступают импульсы с частотой взятия отсчетов (частотой дискретизации). Состояние этого счетчика показывает номер отсчета в, который в данный момент обрабатывается. Произведение гп Ь 1 представляет собой дискретное время демодулятора. Аргумент первой гармоники в долях периода равенг Ь 1 гп = -Ш - дфТ 6Для выбранного конкретного значенияМ= 64 этот аргумент равенд -6гп -- =т 2тАргументы следующих (более высоких)к-ых гармоник частоты формируются путемнакопления значений номеров отсчетов вчетвертом сумматоре 16 и пятом блоке 18памяти. При этом формируются значенияаргументов к-ых гармоник, равныхк гпт.Коды аргументов опорных колебаний ка 1 О нальных сигналов формируются путем сложения аргументов гармоник с начальнымзначением аргумента.Код расстройки формируется в виде относительных двоичных чисел. Обозначимчисла, соответствующие кодам относительной расстройки, через 8 расстр.= - д . Тог-да слагаемое аргумента, обусловленноерасстройкой частоты, равног 1 П Ь= брасстрГП 1 - .Значения относительной расстройки брасс.го формируются во. втором сумматоре 11 итретьем блоке 12 памяти.Анализатор 10 смещения частоты определяет разность между смещением частотыв канале связи и величиной Ь(, на которуюсмешены частоты опорных колебаний.Указанная разность выдается анализатором 1 О смещения частоты в виде двоичных чисел. Коды прира шений расстройкииз анализатора 10 смещения частоты поступают на входы второго сумматора 11 изо третьего блбка 12 памяти. Накопление приращений расстройки происходит за счеттого, что выход третьего блока 12 памятисоединен со вторым входом второго сумма-тора 11. На каждом шаге подстройки частоты анализатор 1 О смещения частоты выра 35 батывает код приращения расстройки ипроизводится фиксация нового значениярасстройки в виде относительной величины , равной сумме старого значения расстройки и найденной в анализаторе 10 сме 4 в шения частоты величины приращения расстройки. При этом могут учитываться какнезначительные величины отклонения частоты, так и большие отклонения, равные,например, интервалу между частотами канальных сигналов. Возможность отработ 45ки точных значении смешения частоты, ане величин пропорциональных расстройке,позволяет повысить скорость подстройкичастоты.В процессе подстройки в третьем блоке 12памяти формируются числа б, соответствующие сумме относительной расстройки частотыбрасстр.= вв . и начального значения аргудмента, численно равного к, , где к,номер гармоники Г - частоты первого канального сигнала 11 (1, =к,г) или б = ба+55 + Б расстр,гдЕ бо= к 1 - 1,Значения величин расстройки накапливаются в третьем сумматоре 13 и четвертом блоке 14 памяти. Наопление произво 94983830 35 40 45 50 55 дится по командам из формирователя 9 управляющих импульсов, которые поступают на управляющий вход четвертого блока 14 памяти.Таким образом, коды аргументов опорных колебаний, канальных сигналов для каждого отсчета группового сигнала формируются следующим образом,Сначала в третьем сумматоре 13 и четвертом блоке 14 памяти к ранее накопленному значению (гп - 1) 6 прибавляется величина 6 (по команде на управляюший вход четвертого блока 14 памяти) и формируется величина гп 6.Затем код величины гп б через коммутатор 15 передается в пятый блок 18 памяти. Одновременно в счетчик 17 прибавляется один импульс и этот счетчик из состояния 1 п 1 переходит в состояние т. Затем код, находящийся в счетчике 17 (величина гп), прибавляется через четвертый сумматор 1 б к величине, находящейся в пятом блоке 18 памяти. При этом в пятом блоке 18 памяти оказывается величина гп+гп 6 . Эта величина соответствует коду аргумента первого канала. Действительно, код аргумента первой гармоники в долях периода равен гп фф, начальное значение кода аргумента равно Ь гпту. Выше указывалось, что ф = 2 ". Код аргумента опорного колебания первого канала равен (гп+ т Б ) х 2 ". Умножение на величину 2" (или сдвиг величины п+т 6 на и разрядов) осуществляется соответствующей коммутацией при соединении пятого блока 18 памяти с преобразователем 20 кода. По величине в+ в 6 в преобразователе 20 кода формируется код адреса второго блока 19 памяти и знак синуса. После этого происходит перемножение отсчета группового сигнала на отсчеты опорных колебаний.Для формирования кода аргумента второго канала в пятом блоке 18 памяти снова добавляется величина гп из счетчика 17. В пятом блоке 18 памяти оказывается величина 2 гп + гпту, которая соответствует коду аргумента второго канала демодулятора. Этот процесс продолжается до конца обработки всех каналов демодулятора, после чего цикл повторяется с новым значением номЕра отсчета.Рассмотрим теперь работу преобразователя 20 кода,Прежде всего отметим, что целые части кода (значащие цифры слева от запятой), поступающего на его вход могут не учитываться и отбрасываются. Старшие два разряда справа от запятой указывают номер квадранта, причем, старший из них указывает знак синуса. Покажем, что младший разряд из двух старших разрядов указывает на необходимость перекодирования кода аргумента в дополнительный код. Для этого 5 10 15 20 25 рассмотрим четыре варианта сочетания цифрпервых двух разрядов кода аргумента,1, Код аргумента равен 0;00 В этомслучае код адреса ячеек второго блока 19памяти равен коду аргумента Знак синусаположителен.2. Код аргумента равен 0,01, В десятичной системе счисления этот код соответствует -4- + , где с ., Синус этогоаргумента равеняп 2 Х( - +ц) = япф+2 Х с) =яп(ф - 2 И)==ьП 2 Гф ( - 4 с) .Величина (1 - 4 О) представляет собойзначение 4 д в дополнительном коде. Поэтому для получения кода адреса ячеек второго блока памяти необходимо младшие разряды (начиная с третьего после запятой)аргумента перевести в дополнительный код.Знак синуса положителен.3. Код аргумента равен 0,10. Синус этого аргумента равенз 1 п(0,5+а) 2, = - 51 п 2%4Код адреса ячеек второго блока памяти равен коду аргумента. Знак синуса отрицателен,4. Код аргумента равен 0,11Синусэтого аргумента равеня п 2 Ъ (+ +,с ) = з 1 п 2, - (+ - 2 К 4) 1 =- яп 2 л 4 (1 4 ) Для получения кода адреса необходимо аргумент перевести в дополнительный код. Знак синуса отрицателен,В преобразователе 20 кода перевод в дополнительный код осуществляется блоком 23 кодирования. Преобразование в дополнительный код может выполняться либо сумматором, либо другими логическими схемами. Коммутация аргумента в дополнительный код или прямо на вход второго блока 19 памяти синусов осуществляется многоразрядными переключателем 21. В соответствии с алгоритмами работы демодулятора при обработке синфазного подканала отсчеты группового сигнала следует умножать на синусы аргументов, а при обработке квадратурных подканалов - на косинусы аргументов. Второй блок 19 памяти выдает значение косинуса аргумента, если при формировании адреса ячеек второго блока 19 памяти ко второму справа от запятой разряду кода аргумента прибавить единицу,Добавление единицы осуществляется в двухразрядном сумматоре 22. На второй вход этого сумматора из формирователя 9 управляющих импульсов выдается код 0,00 для синфазного подканала и 0,01 - для квадратурного.В предлагаемом демодуляторе непосредственно измеряется смещение частоты, что позволяет производить подстройку частоты не путем регулирования частоты по кольцу збратной связи, а точной установкой изме9ренной величины расстройки. Это позволяет уменьшить время вхождения в синхронизм по несущим частотам и улучшить отслеживание быстрых изменений смещения частоты, обусловленных, например, эффектом Допплера, 5Формула изобретения. Демодулятор сигналов с фазоразност м1 О нои модуляциеи, содержащий последовательно соединенные аналого-цифровой преобразователь, первый перемножитель, первый сумматор, первый блок памяти, блок вычисления разности фаз и блок декодирования, последовательно соединенные блок синхро низации и формирователь управляющих импульсов, выходы которого подключены к управляющим входам первого блока памяти, первого сумматора, первого перемножителя и аналого-цифрового преобразователя,э20 информационныи вход и второй выход которого соединен соответственно со входом блока синхронизации и первым входом второго перемножителя, выход которого подключен ко второму входу первого перемножителя, а также второй блок памяти и анализатор 25 смещения частоты, отличающийся тем, что, с целью повышения помехоустойчивости, в него введены коммутатор, второй, третий и четвертый сумматоры, счетчик, третий, четвертый и пятый блоки памяти и преобразователь кода, выход которого подключен ко входу второго блока памяти, выход которого соединен с третьим входом первого перемножителя, причем второй выход блока вычисления разности фаз и выход блока декодирования соединены со входами анализатора смещения частоты, выходы которого подключены к первым входам третьего блока памяти и второго сум 10матора, выход которого соединен со вторым входом третьего блока памяти, выход которого подключен ко второму входу второго сумматора и, одному из входов третьего сумматора, выход которого соединен со входом четвертого блока памяти, выходы которого подключены к другим входам третьего сумматора и входам коммутатора, выходы которого соединены со входами пятого блока памяти, выходы которого подключены к входам преобразователя кода и четвертого сумматора, выходы которого соединены с соответствующими входами коммутатора, при этом дополнительные выходы формирователя управляющих импульсов соединены с управляющими входами преобразователя кода, третьего, четвертого и пятого блоков памяти, коммутатора и счетчика, выход которого подключен к соответствующему входу четвертого сумматора, а соответствующий выход преобразователя кода соединен со вторым входом второго перем нож ителя.2. Демодулятор по п. 1, отличающийся тем, что преобразователь кода содержит блок кодирования и последовательно соединенные двухразрядный сумматор и многоразрядный переключатель, соответствующие входы которого соединены со входом и выходом блока кодирования, причем первый вход двухразрядного сумматора и вход блока кодирования являются входами преобразователя кода, управляющим входом и выходом которого являются соответственно второй вход двухразрядного сумматора и выход многоразрядного переключателя. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРЮо 540404, кл, Н 04 1. 27/22, Н 04.3 11/00,1974 (прототип).Составитель В. Лякишев Редактор Л. Пчелннская Техред А. Бойкас Корректор В. Бутяга Заказ 5498/48 Тираж 688 Подписное ВНИИПИ Государственного комитета СССР по дела м изобретений и от крытий 13035, Москва, Ж - 35, Раушская наб., д. 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4