Цифровой умножитель частоты

Союз СоветскинСоциапистическиаРеспублик ОП ИСАНИЕИЗОБРЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУно делам нзоаретеннй н аткрытнйОпубликовано 15.05.82, Бюллетень18 Дата опубликования описания 1 5 . 05. 82(54 ) ЦИФРОВОЙ УМНОНИТЕЛЪ ЧАСТОТЫ Изобретение относится к автомати- ке, контрольно-измерительной и вычис, лительной технике и может быть использовано, в частности, для формирования сетки опорных сигналов в устройстве проверки преобразователя кодов.Известен дискретный умножитель частоты, содержащий два генератора опорных частот, генератор переменной частоты, два счетчика импульсов, запоминающее устройство, блок сравнения кодов, буФерное устройство, селектор режимов работы (11.Недостатками такого умно(ителя частоты являются низкая точность преобразования, обусловленная отсутствием коррекции выходного сигнала, а также сравнительная сложность конструкции, обусловленная наличием блока сравнения кодов.. Известен также дискретный умно- житель частоты, содержащ)ий два генератора опорн(Ах частот, два счетчика импульсов, блок памяти, устройствосравнения кодов, буферный блок,дифференцирующий блок и элемент ИЛИ..Введение дифференцирующего блока иэлемента ИЛИ повышает точность умножения путем синхронизации выход"ного сигнала входным сигналом 121.Недостатками этого умножителячастоты являются ограничение диапазона изменения коэффициента умножения только целыми числами вследствие синхронизации выходного сигналаумножителя входным сигналам, недостаточная точность, обусловленная кор"рекцией лишь одного периода выход"15ного сигнала за период входного сигнала и относительная сложность конструкций, обусловленная наличиемустройства сравнения кодов,20Наиболее близким к предлагаемому .является циФровой умножитель частоты, содержащий два делителя частоты,генератор опорной частоты, двасчетчика, регистр, дешифратор нуля,ка, регистр, дешифратор нуля, дваэлемента И, причем выход генератораопорной частоты соединен с информационным входом первого делителя частоты, выход которого соединен ссчетным входом., первого счетчика,выходы разрядов которого соединеныс входами разрядов регистра, выходыразрядов которого соединены с управляющими входами второго делителячастоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходыразрядов которого соединены с входами дешифратора нуля, выход которого соединен с первым входом первогоэлемента И, вход цифрового умножителячастоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входомвыдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов,первый выход которого является выходом второго делителя частоты исоединен с выходом цифрового умножителя частоты, дополнительно содержит О-триггер, элемент ИВИ, а второй делитель частоты содержит дешифратор нуля и группу элементов И,первые входы которых соединены с управляющими входами второго делителячастоты, вторые, входы - с вторым выходом буферного формирователя импульсов второго делителя частоты, выходыразрядов которого соединены с входами дешифратора нуля второго делителя частоты, выход которого соединен с входом буферного Формирователяимпульсов второго делителя частоты,информационный вход которого соединенсо счетчиком второго делителя частоты, выход дешифратора нуля соединен с информационным входом О-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом О-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с информационным входом второго делителя частоты, выход которого соединен с нулевым установочным входом О-триггера. 3 928353 4два элемента И., причем выход генератора опорной частоты соединен с информационным входом первого делителя частоты, выход которого соединенс счетным входом первого счетчика,выходы разрядов которого соединены свходами разрядов регистра, выходыразрядов которого соединены с управляющими входами второго делителячастоты, выходы разрядов первого вделителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены свходами дешифратора нуля, прямой иинверсный выходы которого соединены с первыми выходами первого и второго элементов И соответственно,вход цифрового умножителя частотысоединен с входом записи регистра,установочными входами первого и вто- щорого счетчиков и входом выдачи разрядных. значений первого делителячастотц, при этом второй делительчастоты содержит счетчик, схему сравнения и буферный формирователь им- дпульсов, первый выход которого является выходом второго делителячастоты и соединен с выходом цифрового умножителя частоты, а второйвыход соединен с вторыми входамипервого и второго элементов И, выходгенератора опорной частоты соединен с счетным вхОдом счетчика второго делителя частоты, который является информационным входом второгоделителя частоты, выходы разрядовсчетчика второго делителя частоты соединены с входами первой группы схемысравнения, входы второй группы которой соединены с управляющими входами второго делителя частоты, выводсхемы сравненйя подключен к входубуферного формирователя импульсов,выходы первого и второго, элементов Исоединены с входами установки счетчи",ка второго делителя частоты в состоя"ние "О" и 1" соответственно 13,Недостатком этого цифрового умножителя частоты является его сложностьсвязанная со сложностью использования в нем довольно специфичногОвторого делителя частоты.Цель изобретения - упрощениецифрового умножителя частоты.Поставленная цель достигаетсятем, что цифровой умножитель частоты,содержащий два делителя частотцгенератор опорной частоты, два счетчи9283 г 3 6 мировавшегося в счетчике 2 ранее, в регистр 3, а кода, образуюцегося в делителе 1 - в счетчик 5. В счет)чике 2 формируется код, пропорциональный периоду входного сигнала, при этом опорным сигналом для счетчика 2 служат импульсы, проходяцие с генератора 1 О через делитель 1 (фиг.2). Счетчик 12 работает на на его счетный вход с выхода эле"мента ИЛИ 8. При образовании в счетчике 12 нулевой кодовой комбинациидешифратор 13 вырабатывает сигнал,который через формирователь 14 поступает на входы элементов И 15,:,разрешая запись кода из регистра 3 всчетчик 12. При наличии в счетчике 5 ненулевого кода, пропорционального ошиб" ке измерения периода входного сигнала счетчиком 2, с выхода дешифратора 6 на вход элемента И 7 и информационный вход 0-триггера 4 поступает сигнал запрета (фиг.2,в), прохождения импульсов генератора 10 на.счетный вход счетчика 12. Первый импульс, поступающий сгенератора 10 на вход синхронизации 0-триггера 4, устанавливает его в такое состояние,что его выходной сигнал (фиг,2, г), поступающий на вход элемента И 9, разрешает прохождение импульсов генератора 10 (Фиг.2,д) через элементы И 9 (Фиг.2,е 1, ИЛИ 8 (фиг.2,ж) на счетный вход сче 1 чика 12. При этом происходит считывание установленного в нем ранее кода до нулевой кодовой комбинации, Это состояние фиксируется дешифратором 13. В счетчике 12 по разрешающему сигналу дешифратора 13 вновь устанавливается код, хранящийся в ре- . гистре 3. Сигнал с выхода дешифратора 13 поступает также через формировтель 14 на установочный вход 0-триггера 4, который устанавливается в противоположное состояние и вырабатывает сигнал низкого уровня (Фиг.2,г),поступающий на элемент ИЛИ 9 и запрещающий прохождение одного импульса генератора 1 О, Этот перепад напряжения фиксируется такие счетчиком 5, работа которого организована на вычитание, соответствен но код последнего уменьшается на единицу (фиг,2,з). На Фиг.1 показана структурнаясхема цифрового умножителя частоты;на фиг.2 - диаграмма его работы.Цифровой умножитель частоты содержит делитель 1 частоты, выполненный на основе цифрового счетчика импульсов с переполнением, счетчик 2, регистр 3, 0-триггер 4,счетчик 5, дешифратор 6 нуля, эле.мент И 7, элемент ИЛИ 8, элемент 10 вычитание по сигналу, поступающемуИ 9, генератор 1 О опорной частотыи делитель 11 частоты, содержащийсчетчик 12, дешифратор 13 нуля, буФерный Формирователь 14 импульсови группу элементов И 15, 15Вход 16 цифрового умножителя частоты соединен с входом записи регистра 3, установочными входамисчетчиков 2 и 5 и входом выдачиразрядных значений делителя 1 частоты, выход которого подключен ксчетному входу счетчика 2, выходыразрядных значений которого подключены к входам оазрядов регистра3, выходы разрядов которого подключены ко входам элементов И 15, являющихся управляющими входами делителя 11 частоты. Другие входы элементов И 15 соединены с выходом фор.мирователя 14, другой выход которого зоявляется выходом делителя частоты исоединен с выходом 17 цифрового умножителя частоты и с нулевым установочным входом 0-триггера 4, тактовыйвхОд которого подключен к выходу 35генератора 1 О и входам элементовИ 7 и 9. Другой вход элемента И 7соединен с выходом дешифратора 6и информационным входом 0 триггера4, выход которого подключен к другому входу элемента И 9 и счетномувходу счетчика 5, входы разрядовкоторого соединены с выходами разрядов делителя 1 частоты, счетныйвход которого соединен с выходом 45генератора 10. Выходы элементов И7 и 9 подключены к входам элементаИЛИ 8, выход которого соединен совходом счетчика, выходы разрядов.Которого подключены к входам дешиф- рратора 13, выход которого подключен.ко входу формирователя 14.Цифровой умножитель частоты работает следующим образом.,На вход умножителя поступают сиг" фналы в виде узких импульсов (фиг.2,а).При этом обнуляется счетчик 2, атакже происходит перенос кода, сфор9283 7Таким образом, код в счетчике5 уменьшается на единицу при Формировании каждого выходного импульса(фиг.2,и) умножителя до тех пор,пока в нем не образуется нулевая . 5кодовая комбинация, а период выходного сигнала умножителя увеличивается на дискрет сигнала генератора 10за счет запрета прохождения одногоимпульса (фиг.2,к) сигнала последнего за цикл работы счетчика 12.При образовании в счетчике 5нулевой кодовой комбинации дешифратор 6 вырабатывает сигнал (фиг,2,в)разрешения прохождения импульсовгенератора 1 О через элементы И 7(фиг.2,г) соответствующем запретупрохождения импульсов генератора 10через элемент И 9 (Фиг.2, е). Попоступлении очередного импульсавходного сигнала, частота которогоподлежит умножению, процесс.повторяется.Коэффициент умножения предлагаемого умножителя частоты определяется коэффициентом деления делителя 1частоты. Из диаграммы (фиг.2) следует, что число корректируемых периодов выходного сигнала за периодвходного сигнала определяется изменяющейся величиной погрешностиего измерения. Благодаря этому величиНа суммарного фазового набега ввыходном сигнале, обусловленная данной погрешностью, уменьшается в И+1раз, где М - коэффициент умножения.По сравнению с известным упрощается выполнение делителя 11 частоты,так как вместо достаточно сложноймногоразрядной схемы сравнения используется группа элементов И.формула изобретения45Цифровой умножитель частоты,содержащий два делителя частоты,генератор опорной частоты, два счетчика, регистр, дешифратор нуля, дваэлемента И, причем выход генератораопорной частоты соединен с информационным входом первого делителячастоты, выходкоторого соединен ссчетным входом первого счетчика,выходы разрядов которого соединеныс входами разрядов регистра, выходыразрядов которого соединены с управляющими входами второго делителя 53частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго сцетцика, выходы разрядов которого соединены с входами дешифратора нуля, выход которого соединен с первым входом первого элемента И, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом цифрового умно- жителя частоты, о т л и ч а ю щ и йс я тем, что, с целью упрощения, цифровой умножитель частоты содержит Ц-триггер, элементы ИЛИ, а второй делитель частоты содержит дешифратор нуля и группу элементов И, первые входы которых соединены с управляющими входами второго делителя частоты, вторые входы - с вторым выходом буферного формирователя импульсов второго делителя частоты, выходы разрядов которого соединены с входами дешифратора нуля второго делителя частоты, выход которого соединен с входом буферного Формирователя 1 лмпульсов второго делителя частоты, информационный вход которого соединен со счетчиком второго делителяо частоты, выход дешифратора нуля соединен с информационным входом О-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом О-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с информационным входом второго делителя частоты, выход которого соединен с нулевым установочным входом О-триггера.Источники информации,принятые во внимание при экспертизеПатент США Ь 3798564, кл.3311 А, опублик.1974.2 Авторское свидетельство СССРй 684709, кл. Н 03 В 19/00, 1977.3. Авторское свидетельство СССРЮ 790099, кл. Н 03 В 1900, 19781 црототип).1ж111 1 11ФФилиал ППП "Патент", г.Ужгород, ул.Проектная,1 Составитель В,березкин Редактор И.Касарда Техред Т. Маточка Корректор С.НектарЗаказ 32 М/61 Тираж 732Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 313035, Москва Ж, Раушская наб дМ 5