Цифровой умножитель частоты

) Заявит ОВОЙ УИНОНИТЕЛЬ ОТЫ импулциру му1 Оча е о Изобретение относится к автоматике, контрольно-измерительной ивычислительной технике и можетбыть, в частности, использованодля формирования сетки опорных сигналов в устройстве проверки преобразователя кодов,Известен дискретный умножительчастоты, содержащий два генератораопорных частот, генератор переменнойчастоты, два счетчика импульсов, запоминающее устройство, блок сравнения кодов, буферное устройство,. селектор режимов работы 13Недостатками такого умножителячастоты являются сложность конструкции, обусловленная наличием блокасравнения кодов, низкая точностьумножения частоты, связанная с отсутствием коррекции выходного сигна-,ла естен также дискретный умножиастоты, содержащий два генерапорной частоты, два счетчика ьсов, блок памяти, дифференющий блок, блок сравнения кодов и элемент ИЛИ. Наличие дифференцирующего блока и элемента ИЛИ повышает точность умножения частоты 21Однако наличие в нем блока сравнения кодов обусловливает сложностьконструкции,Наиболее близким к предлагаемоявляется цифровой умножительстоты, содержащий первый и второйделители частоты, генератор опорнойчастоты, первый и второй счетчики,регистр, дешифратор нуля, элементыИ, причем выход генератора опорнойчастоты соединен с информационнымвходом первого делителя частоты,выход которого соединен с счетнымвходом первого счетчика, выходыразрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с .управляющими входами второго делителячастоты, выходы разрядов первогоделителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены со: входами дешифратора нуля, инверсный и прямой выходы которого соеди" нены с первыми входами первого и второго элементов И, соответственно выход первого из которых соеди" нен со счетным входом второго счетчика, вход цифрового умножителя 16 частоты соединен с входом записи ре гистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты,при этом второй 15 делитель частоты содержит счетчик, схему сравнения и буферный формирователь импульсов, первый выход ко" торого является выходом второго делителя частоты и соединен с выходом 26 цифрового умножителя частоты, и второй. выход - с вторыми входами элечентов И, счетный вход счетчика второго делителя частоты является информационным входом второго дели" 25 теля частоты и соединен с выходом генератора опорной частоты, выходы разрядов счетчика второго делителя частоты соединены с входами первой группы схемы сравнения, входы второй зр группы которой соединены с управляющими входами второго делителя частоты, а выход подключен ко входу буферного формирователя импульсов, выходы первого и второго элементов И соединены с входами установки счетчика второго делителя частоты в состояние "-1" и "0" соответственно Щ .Недостатком этого цифрового умно- жителя частоты является его сложность, связанная со,сложностью исполь эуемого в нем довольно специфичного второго ,делителя частоты.Цель изобретения - упрощение конструкции цифрового умножителя частоты.Поставленная цель достигается тем, что цифровой умножитель частоты, содержащий первый и второй делители частоты, генератор опорной частоты, 5 В первый и второй счетчики, регистр, элемент И, дешифратор нуля, причем выход генератора опорной частоты сое". динен с информационным входом первого делителя частоты, выход которого 55 соединен с счетным входом первого счетчика, выходы разрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с управляющими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого . соединены с входами дешифратора нуля,выход которого соединен с первым входом элемента И, выход которого соединен с счетным входом второго счетчика, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты.и соединен с выходом цифрового умножителя частоты, а счетный вход счетчика является информационным входом второго делителя частоты и соединен с выходом генератора опорной частоты, нулевые установочные входы разрядов счетчика второго делителя частоты соединены с выходом элемента И, дополнительно содержит О-триггер, информацион-" ный вход которого соединен с выходом дешифратора нуля, нулевой установочный вход - с выходом второго делителя частоты, тактовый вход - с выходом генератора опорной частоты, авыход - с вторым входом элемента И,кроме того, второй делитель частотысодержит дейифратор нуля и группуэлементов И, первые входы которыхсоединены с управляющими входамивторого делителя частоты, вторые входы - с вторым выходом буферного фор"мирователя импульсов, а выходы- соответственно с единичными установочными входами разрядов счетчикавторого делителя .частоты выходы разрядов этого счетчика соединены с входами дешифратора нуля второго делителя частоты, выход дешифратора нуля второго делителя частоты соеди" нен с входом буферного формирователя импульсов, при этом в разряде счетчика второго делителй частоты использованы триггеры, имеющие при одновременной подаче сигналов на единичный и нулевой установочные входысигналы на прямом и инверсном выходах,На фиг,1 представлена структурнаясхема цифрового умножителя час5 928 тоты; на фиг. 2 - диаграммы его работы.Цифровой умножитель частоты содержит делитель 1 частоты, счетчик 2, регистр 3, счетчик 4, дешифратор 5нуля, О-триггер 6, элемент И 7, гене. ратор 8 опорной частоты, делитель 9 частоты, содержащий счетчик 10, дешифратор 11 нуля, группу элементов И 12, буферный формирователь 13 им в. пульсов. Выход генератора 8 соединен с входами делителей 1 и 9 часто. ты, выходы которых соединены с счетным входом счетчика 2 (примирую щего) и выходом 14 цифрового умно- ф жителя частоты, соответственно выходы разрядов счетчика 2 соединены с входами разрядов регистра 3, выходы разрядов которого соединены с управляющими входами делителя 9 эо частоты. Выходы разрядов делителя 1 частоты (выполненного на счетчике) соединены с входами разрядов счетчика 4 (вычитающего), выходы разрядов которого подключены к входам дешифратора 5 нуля, инверсный выход которого подключен к информационному (О-входу) О-триггера 6 и входу эпемента И 7, другой вход которого соединен с выходом О-триг- ЗО гера 6, нулевой установочный (Р-) вход которого соединен с выходом делителя 9 частоты, а тактовый (С- вход - с выходом ч"енератора 8. Счетный вход счетчика 4 и нулевой уста- зю новочный вход счетчика 10 вычитаю- щего соединены с выходом элемента И 7. Счетный вход счетчика 10 соединен с выходом генератора 8, а выходы разрядов счетчика 10 - с вхо дами дешифратора 11 нуля, выход которого подключен к входу Формирователя 13, один выход которого подключен к выходу делителя 9 частоты, а другой - к входам элементов И 12, 4 з другие входы которых соединены с управляющими входами делителя 9 частоты, а выходы - с установочными входами разрядов счетчика 10Вход 15 цифрового умножителя час- м таты подключен к входу записи регистра 3, установочным входам счет" чиков 2 и 4 и входом выдачи разрядных значений делителя 1 частоты. 352 6 Цифровой умножитель частоты работает следующим образом.При поступлении сигнала, частота которого подлежит умножению, на вход 15 в счетчике 2 Формируется код, пропорциональныц периоду следования импульсов входного сигнала (Фиг.2,а), Этот код заносится в регистр 3 и хранится там, Опорным сигналом для счет" чика 2 служат импульсы (Фиг.2,б) с выхода делителя 1 частоты, выполненного в виде счетчика импульсов с переполнением. В делителе 1 частоты, коэффициент деления которого определяет коэффициент умножения М устройства, также формируется код, про" порциональный погрешности измерения периода следования импульсов входного сигнала счетчиком 2. Этот код, который может изменяться в пределах от "0" до "М", по поступлении входного сигнала записывается в счетчик 4, работающий на вычитание и предназначенный для коррекции периода следования импульсов выходного сиг" нала цифрового умножителя частоты,обеспечивающий повышение точности преобра" зователя частоть, В момент еформирования в счетчике 10, работающем на вычитание., нулевой кодовой комбинации дешифратор 11 вырабатывает йотен циал разрешения, который через формирователь 13 поступает на соответствующие входы элементов И 12,.раз" решая запись кода с регистра 3 в счетчик 1 О. Далее код считывается до нуля и процесс повторяется.коррекция периода выходного сиг" налаосуществляется следующим образом. При наличии в счетчике 4 ненулевой кодовой комбинации, соответствуоцей ошибке измерения периода входного сигнала счетчиком 2, де" шифратор 5 вырабатывает сигнал, например низкого уровня (фиг.2,в), поступающий на информационный вход0-триггера 6. В момент Формирования выходного импульса цифрового умно" жителя частоты (Фиг.2,е), последний поступает с выхода Формирователя 13 на вход установки Э -триггера 6 в нулевое состояние. Выходной сигнал 0 -триггера 6 через элемент И 7 поступает на входы установки в нуль счетчика. 1 О, на входы установки в единицу которого в это время воздействуют сигналы с выходов элементов И 12. Такая "запрещенная" комбинация установочных сигналов пере" водит счетчик 10.в состояние неопределенности. Однако счетчик 1 О приФормула изобретения этом находится в статическом состоянии и не реагирует на счетные импульсы (фиг.2,д) генератора 8 опорной частоты. Это состояние длится втечение одного периода сигнала генератора 8, так как по заднему Фронту первого его импульса после установки О -триггера 6 в нулевое состояние, последний опрокидываетсяв состояние "единичного" уровня(фиг;2,г), вследствие чего снимается состояние неопределенности счетчика .10 и в него записывается установочный код с регистра 3. Такимобразом, при этом осуществляетсязадержка Формирования кода в счетчике 10 на один период генератора 8опорной частоты (фиг.2,ж), Перепадпотенциала Э -триггера 6 Фиксируется также счетчиком 4, код которогоуменьшается при этом на единицу, Далее процесс повторяется до тех пор,пока в счетчике 4 не образуетсянулевая кодовая комбинация. При этомна выходе дешифратора 5 Формируется сигнал высокого уровня, поступающий на вход элемента И 7, на выходекоторого появляется сигнал, разрешающий работу счетчика 10 без задержки. С поступлением очередного импульса входного сигнала (фиг.2,а) процессповторяется,Преимуществами предлагаемого цифрового умножителя частоты по сравнению с известным являются упрощениеконструкции, что обусловлено заменойв составе второго делителя частотыблока сравнения кодов на группуэлементов И и дешифратор нуля, Дан- .ный эффект достигается за счет того,что блок сравнения кодов требует длясвоей реализации 3 п двухвходовцхэлементов И-НЕ и и-входового элемента И. В предлагаемом умножителеФункцию дополнительного дешифраторавыполняет и-входовый элемент И, агруппа элементов И состоит из и двухвходовых элементов.И. Таким образом,экономится 2 п двухвходовцх логических элементов.Указанные преимущества достигаются при сохранении точностных характеристик известного умножителя частоты. Цифровой умножитель частоты,содержащий первый и второй делители5 10 15 20 25 30 35 40 15 50 55 частоты, генератор опорной частоты,первый и второй счетчики, регистр,элемент И, дешифратор нуля, причемвыход генератора опорной частота соединен с информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика, выходы разрядов которого соединены с входами разрядоврегистра, выходы разрядов которогосоединены с управляющими входамивторого делителя частоты, выходыразрядов первого делителя частотысоединены с входами разрядов второго счетчика, выходы разрядов которого соединены с входами дешифратора нуля, выход которого соединен спервым входом элемента И, выход которого соединен со счетным входомвторого счетчика, вход цифрового умножителя частоты соединен с входомзаписи регистра, установочными входами первого и второго счетчиков ивходом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчики буферный формирователь импульсов,первый выход которого является выходом второго делителя частоты исоединен с выходом цифрового умножителя частоты, а счетный вход счетчика является информационным входомвторого делителя частоты и соединенс выходом генератора опорной частоты, нулевые установочные входы разрядов счетчика второго делителя частоты соединены с выходом элемента И,о т л и ч а ю щ и й с я тем, что, сцелью упрощения конструкции, цифровойумножитель частоты содержит Э -триггер, информационный вход которогосоединен с выходом дешифратора нуля,нулевой установочный вход - с выходом второго делителя частоты,тактовый вход - с выходом генератора опорной частоты, а выход - с вто;рым входом элемента И, кроме того,второй делитель частоты содержит дешифратор нуля и группу элементов И,первые входы которых соединены с управляющими входами второго делителячастоты, вторые входы - с вторым выходом буферного формирователя импульсов, а выходы - соответственно с единичными установочными входами разрядов счетчика второго делителя частоты, выходи разрядов этогосчетчика соединены с входами дешифратора нуля второго делителя частоты,928352 г.1 кТираж 732 Вниипи Заказ 324 филиал ППП "Патент Подписно 9выход деаифратора нуля второго делителя частоты соединен свходом буферного формирователя импульсов, при этом в разряде счетчика второго делителя частоты использованы триггеры, имеющие,при одновременной подаче сигналов на единичный и нулевой установочные входы сигналы на прямом и инверсном выходах. 10Источники информации,принятые во внимание при экспертизе1, Патент СОА У 3798564,кл. 331-1 А, 1974.2. Авторское свидетельство СССРЮ 684709, кл. Н 03 В 19/00, 19773. Авторское свидетельство СССРйф 790099, кл. Н 03 В 19/00 978