Цифровой регулятор

Оп ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсииаСоциапистическиаРесттублии 1 и 911458(22)Заявлено 02.10.78 (21) 2668325/18-24с присоелинением заявки РЙ(51)М. Кл. Ъпударстваавй квинтет СССР пп дедам изобретений и пткрытвй(088,8) 4) ЦИФРОВОЙ РЕГУЛЯТ мо уве рованн Изобретение относится к цифровым системам автоматического регулирования и может быть использовано для прямого цифрового управления объектами, оснащенными частотными датчиками регулируемых параметров.Известен цифровой регулятор, работающий по принципу счета импульсов датчика за калиброванный интервал времени и содержащий регистры, соединенные каждый со своим блоком памяти, выходы которых через цифроаналоговые преобразователи (ЦАП) сое динены с сумматором, а также схему совпадений, генератор эталонной Частоты и блок управления..За калиброванный интервал времени, формируемый с помощью генератора эталонной частоты и блока управления импульсы датчика поступают через открытую схему совпадений в регистр пропорциональной составляющей. В последний в начале каждого цикла заносится код уставки и, таким об-разом, по окончании калиброванногоинтервала времени в этом регистреобразуется код ошибки в системе. Этот.код суммируется с кодом регистра .интегральной составляющей, в резульф тате чего образуется код текущегозначения интегральной составляющейзакона регулирования. Дифференциальная составляющая образуется в своемрегистре путем нахождения первойразности кодов ошибок в соседнихциклах, Будучи преобразованным в аналоговую форму с помощью ЦАП,состав. ляющие закона регулирования суммируются, и на выходе сумматора образуется регулирующее воздействие ( 1.Недостатками регуляторов этоготипа являются жесткие требования кразрешающей способности частотныхдатчиков, так как при малой разрешающей способности для достижения высокой точности регулирования необходиличивать длительность калиб-ого интервала времени,что, в3 911 свою очередь, ведет к увеличению инерционности регулятора и снижению качества и точности регулирования: в пределе - к патере устойчивости); сложность устройства, обусловленная наличием раздельных (для каждой составляющей) вычислителей и ЦАП.Известен цифровой регулятор,использующий метод счета импульсов эталонной частоты за период следования импульсов датчика и содержащий схему выделения временного интервала состоящую из схемы совпадений,триггера, элемента задержки и регистра интервала, в который в каждом цикле заносится код уставки. В течение указанного временного интервала с помощью второго триггера и второй схемы совпадения пропорциональный регистр заполняется импульсами эталонной частоты В зависимости от знака гибки содержимое пропорциональногорегистра по окончании цикла в прямом или дополнительном коде переносится в промежуточную память, к выходу которой подключен ЦАП, Преобразованное последним в аналоговую Форму, регулирующее воздействие подается на объект регулирования 2. 5величины, получения разности и масштабирования разнесены во времени,а также недостаточно высокая надежность работы устройства, посколькупроцессы получения кода регулируемой величины и кода частоты питающей сети не синхронизированы. Отсутствие синхронизации влечет за собойявления, при которых не полностью0 сформированный код измерителя частоты может быть перенесен в блок суммирования, что, естественно, вызывает ошибку в вычислении регулирующего воздействия,ц Кроме того, для сокращения времени получения кода регулируемой величины в случае использования частотного датчика требования к разрешающей способности последнего должны20быть достаточно высокими, что, всвою очередь, усложняет конструкциючастотного датчика и снижает надежность его работы,Цель изобретения " повышение надежности, быстродействия и упрощение регулятора,Поставленная цель достигаетсятем, что в цифровой регулятор введены Ю-триггера элемент ИЛИ и последовательно соединенные первый ивторой элементы задержки, выходы которых соединены соответственно спервым и вторым входом элемента ИЛИ,третий вход которого подключен к первому выходу измерителя частоты, а35выход - к первому управляющему входублока суммирования, второй и третийуправляющие входы которого соединенысоответственно с первым и вторым выходом Ю-триггера, 5-вход которого40подключен к управляющему входу первого блока вентилей и второму выходуизмерителя частоты, С-вход - к выходу второго элемента задержки и управляющему входу второго блока венти 45лей, а Й"вход - к выходу блока суммирования, информационный вход которого соединен с третьим выходом измерителя частоты, а кодовые выходы -с соответствующими входами второго 50 55 Недостатками устройства являются низкая надежность вследствие обратно пропорциональной зависимости между временным интервалом и текущим значением регулируемой координаты обьекта, что обуславливает нелинейность системы регулирования и при больших возмущениях может привести к автоколебательным процессам, а также высокие требования к разрешающей способности частотных датчиков,поскольку для приближения системыквази- непрерывной необходимо уменьшать время цикла и сложность технической реализации.Наиболее близким к предлагаемому является цифровой пропорционально- интегральный регулятор, содержащий измеритель частоты, вход которого соединен с входом регулятора, первый и второй блоки вентилей, выходы которых соединены соответственно с входами блока суммирования и преобразователя код-фаза, выход которого подкпюиен к выходу регулятора 3 ,Недостатками известного регулятрра являются сложность и недостаточно высокое быстродействие, поскольку операции получения кода регулируемой блока вентилей, причем задающие входы регулятора подключены к соответствующим входам первого блока вентилей.При этом измеритель частоты содержит первый формирователь импульсов, выход которого соединен с входом первого элемента И, выход которого подключен к третьему выходу из(2) Р 1 сй= то тУчитывая, что Т- очевидно,цтоРчисло импульсов, поступивших на третий выход измерителя частоты, про порционально частоте Е датчика регулируемой,величины.Выходные импульсы измериТеля частоты через информационный вход блока мерителя частоты, и последовательно соединенные второй формировательимпульсов, второй элемент И, преобразователь код-частота и делительчастоты, выход которого подключен 5к первому выходу измерителя частотыи первому входу первого формировате-.ля импульсов, второй и третий входыкоторого соединены соответственнос выходами преобразователя код-частота и второго Формирователя импульсов, причем выход последнего подключен ко второму выходу измерителячастоты, первый вход - к входу измерителя частоты, а второй вход - к 15выходу. первого формирователя импульсов, тактовые входы первого и второго элементов И., а также преобразователя код-цастота соединены с выходом генератора тактовой частоты. 20 Кроме того, блок суммированиясодержит .последовательно соединенныесчетчик импульсов, третий блок вентилей и накапливающий сумматор, вы 25ходы которого подклюцены к кодовымвыходам блока суммирования, входыкоторого соединены с разрядными входами счетчика импульсов, счетный входкоторого соединен с информационным30входом, а управляющий выход - свыходом блока суммирования, причемпервый, второй и третий управляющиевходы суммирования подключены ксоответствующим входам третьего блока35вентилей,На чертеже приведена блок схемацифрового регулятора,Схема содержит измеритель 1 час"тоты, состоящий из первого формирователя 2 импульсов, второго формиро 40вателя 3 импульсов, первого элемента 4 совпадений, второго элементасовпадений, преобразователя б кодцастота, делителя 7 частоты, а такжеч 45блок 8 суммирования, содержащиисчетчик 9 импульсов, третий блок 10вентилей и накапливающий сумматор 11,кроме того первый блок 12 вентилей,В 5-триггер 13, элемент ИЛИ 14,первый элемент 15 задержки, второй элемент 16 задержки, второй блок 17 вентилей, преобразователь 18. код-фаза,и генератор 19 тактовой частоты.Работа устройства осуществляетсяследующим образом.Формирователь 3 формирует импульсы, длительность которых равна периоду Т следования импульсов датчика,8 ьпоступающих на вход измерителя частоты. В течение интервала Т открыт элемент 5 совпадений, закрыт Формирователь 2, и импульсы с частотой Г 0 поступают в регистр преобразователя б код-цастота. По окончании интервала Т в последнем окажется записанным числот, (1) По окончании интервала Т сигналом .Формирователя 3 закрывается элемент 5 совпадений и формирователь 2. Первый же выходной импульс превра" зователя 6 код-частота устанавливает Формирователь 3 и открывается схема 4 совпадений, через которую импульсы Е поступают на третий выход изме" рителя цастоты, Импульсы преобразователя 6 код-частота, частота которых определяется выражением где 1 с - постоянная, поступает йа делитель 7 частоты, первый же выходнойимпульс которого приводит к запиранию формирователя 2 и элемента 4 совпадений и отпиранию формирователя 3.Все элементы измерителя 1 частотывозвращаются в исходНое состояниеи в дальнейшем его работа повторяется по описанному циклу, При этомсхема 4 совпадений открыта в течениеинтервала где Р - коэффициент деления делителя 7 частоты. За это же время на третий выход измерителя частоты поступает число импульсово 16 или с уцетом 1) и (2)1 О 9 91145входу блока суммирования, второй итретий управляющие входы которогосоединены. соответственно с первыми вторым выходом РЯ-триггера, 5-входкоторого подключен к управляющему ьвходу первого блока вентилей и второму выходу измерителя частоты,С-вход - к выходу второго элементазадержки и управляющему. входу второгоблока вентилей, а К-вход - к выходу. 10блока суммирования, информационныйвход которого соединен с третьим вы"ходом измерителя частоты, а кодовыевыходы - с соответствующими входамивторого блока вентилей, причем за здающие входы регулятора подключенык соответствующим входам первогоблока вентилей,2, Регулятор по п.1, о т л ич а ю щ и й с я тем, что измеритель 20частоты содержит первый формирователь импульсов, выход которого соединен с входом первого элемента И, выход которого подключен к,третьемувыходу измерителя частоты, и после здовательно соединенные второй формирователь импульсов, второи элементчИпреобразователь код-частота и делитель частоты, выход которого подключен к первому выходу измерителя частоты и первому входу первого формирователя импульсов, второй и третийвходы которого соединены соответственно с выходами преобразователякод-частота и второго формирователя импульсов, причем выход последнего подключен к второму выходу измерителя частоты, первый вход - к входу измерителя частоты, а второй входк выходу первого формирователя импульсов, тактовые входы первого ивторого элемента И, а также преобразователя код-частота соединены с выходом генератора тактовой частоты.3. Регулятор по п.1, о т л ич а ю щ и й с я тем, что блок суммирования содержит последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий сумматор, выходы которого подключены к кодовым выходам блока суммиро= вания, входы которого соединены с разрядными входами счетчика импульсов, счетный вход которого соедимен с информационным входом, а управляю щий выход - с выходом блока суммирования, причем первый, второй и третий управляющие входы блока суммирования подключены к соответствующимю входам третьего блока вентилеи. Источники информации,примятые во внимание при экспертизе1. Патент фРГ И 1164543,кл 42 г 1 11/26, опублик. 1964.2. Патент СЮА У 3843914,.кл 318-603, опублик.,19743, 4 вторское свидетельство СССРИф 3728, кл. С 05 В 1126 ъ 1973ВНИИПИ Заказ 1123/37 Тираж 908 Подписное филиал ППП "Патент", г.Ужгород, ул.Проектная,4