Асинхронное устройство управления

Сфюз СоветеиннСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИяК АВТОРСКОМУ СВИДЕТЕЛЬСТВУно делам изобретений н открытий(54) АСИНХРОННОЕ УСТРОЙСТВО УПРАВЛЕНИЯ Изобретение относится к вычислительной технике и может найти применение при построении устройств управления ЦВМ.Известны устройства асинхронногоуправления операциями ЦВМ, содержа 5щие схемы управления операциями,элемент ИЛИ, входы которого подключены к выходам схем управления операциями, входы которых подключены к10выходам элементов И, одни входы которых подключены к выходу элементаИЛИ, а другие к выходам дешифраторакода операций1.Недостатком этих устройств явля 1 Зется большое количество оборудования,необходимого для их реализации (требуется отдельный регистр управлениядля каждой команды ЦВМ).Наиболее близким к предлагаемомупо технической сущности и достигаемому результату является блок микрокоманд асинхронных ЦВМ, содержащийдешифратор операций, управляющие ли 2нейки (сдвиговые регистры управления)вентили, элементы ИЛИ и выходные собирательные схемы (схема выработкимикроопераций), выходы которых являются выходами блока, а входы соединены с выходами управляющих линеек,выходы финишных сигналов управляющихлинеек через первый элемент ИЛИ,вентиль и другой элемент ИЛИ подключен ко входу нулевой управляющейлинейки, шина выходного сигнала которой подключена к одним входам вентилей, другие входы которых подключены к выходам дешифратора операций,а выходы вентилей соединены со входами управляющихлинеек 21,Однако в этом устройстве для .реализации каждой команды необходима отдельная управляющая линейка, что требует большого количества оборудования при построении устройства управления ЦВМ, система команд которой насчитывает десятки команд.Цель изобретения - расширение области применения устройства за счетвозможности работы его с различнымиФорматами команд,Наставленная цель достигается тем,что в устройство, содержащее дешиФратор кода операций, сдвиговый регистр управления и шифратор микроопераций, группа выходов которого является группой выходов устройства, первая группа входов соединена с группой выходов сдвигового регистра управления, введены блок задания режимов, блок триггеров кодов операций,выходы которого соединены со второйгруппой входов шифратора микроопераций, тактовый вход которого соединенс тактовым входом устройства и с тактовым входом блока задания режимов,кодовый вход которого соединен с информационным входом устройства и сгруппой входов дешифратора кодов операций, группа выходов которого соединена с группой входов блока триггеров кодов операций, стробирующий входкоторого соединен са стробирующим выходом шифратора микроопераций, управляющий выход которого соединен с первым управляющим входом сдвигового регистра управления и с управляющимвходам блока задания режимов, первыйуправляющий выход которого соединенсо вторым управляющим входом сдвиговаго регистра управления, синхронизирующий вход которого соединен ссиьхраниэирующим выходом шифраторамикраопераций, первый и второй управляющие входы которого соединены соответственна с запросным и вторымуправпяющйм выходами блока заданиярежимов при этом третий управляющийвход шиФратора микраопераций соединенс управляющим входом устройства, выход обращения шифратора микраопераций соединен с выходом устройства,информационный выход блока заданиярежимов соединен с, группой выходовустройства.Кроме того, блок задания режимовсодержит дешифратор, три элементаИЛИ, четыре элемента И, первый и второй сдвиговые регистры, триггер, причем первый выход дешифратора соединен с первым входом первого элементаИ, второй выход дешифратора соединенс первым входом второго элемента И,третий выход дешифратора соединен спервым входом третьего элемента И,четвертый выход дешифратора соединен5 1 О 15 20 25 30 35 40 45 50 55 с первым входом четвертого элементаИ,. вторые входы элементов И с первого па четвертый соединены между собой, с управляющим входом блока и спервым входом первого элемента ИЛИ,выход первого элемента И соединен спервым входом второго элемента ИЛИ,выход второго элемента И соединенс единичным входом триггера, выход третьего элемента И соединен с информационным входом первого сдвиговогорегистра, выход четвертого элементаИ соединен с информационным входомвторого сдвигового регистра, тактавые входы триггера и первого и второго сдвигового регистров соединены стактовым входом блока, единичный выход триггера соединен со вторым входом первого элемента ИЛИ, со вторымвходом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, выхад первого разряда первого сдвиговаго регистра соединен с третьим входом первого элемента ИЛИ и са вторым входом третьего элемента ИЛИ, выходвторого разряда первого сдвиговогорегистра соединен с третьим входамвторого элемента ИЛИ и с третьим входом третьего элемента ИЛИ, выход первого разряда второго сдвиговага регистра соединен с четвертым входомпервого элемента ИЛИ и с четвертымвходом третьего элемента ИЛИ, выходвторого разряда второго сдвигавогорегистра соединен с запросным выходом блока, выход третьего разрядавторого сдвигавого регистра соединенс четвертым входом второго элементаИЛИ с пятым входом третьего элемента ИЛИ, выход первого элемента ИЛИсоединен с информационным выходамблока, выход второго элемента ИЛИсоединен с первым управляющим выходам блока, выход третьего элементаИЛИ соединен са вторым управляющимвыходом блока. На Фиг, 1 представлена блок-схема асинхронного устройства управления; на фиг, 2 - структурная схема блока задания режимов. Асинхронное устройство управления содержит блок 1 задания режимов, шифратор 2 выработки микроопераций, сдвигавый регистр 3 управления, блок 4 триггеров кодов операций, дешифратор 5 кодов операций, информационныйвход 6, тактовый вход 7, группу выходов 8, управляющий вход 9, выход 10,дешифратор 11 блока задания режимов,5 8первый сдвиговый регистр 12, второйсдвиговый регистр 13, триггер 14,элементы И 15-18, элементы ИЛИ 19-21.Асинхронное устройство управленияработает следующим образом.В последнем цикле выполнения ко-.дой команды на управляющем выходешифратора 2 вырабатывается сигнал"Конец команды" (КК), Команды, в которых сигнал КК должен вырабатываться в цикле, определяемом сигналомв последнем разряде сдвигового регистра 3 управления не участвуютв выработке сигнала КК, который вэтом случае вырабатывается толькосигналом с последнего разряда сдвигового регистра 3 управления, поступающим на вход первой группы входовшифратора 2,Сигнал КК с управляющего выходашифратора 2 поступает на управляющий вход блока 1, а с информационного выхода этого блока - на группувыходов 8, с выхода обращений шифратора 2 этот сигнал поступает навыход 10 устройства и обеспечиваетвыборку командного слова из памяти,которое с информационного входа бпоступает на дешифратор 5 кода операции и дешифратор 11 в блоке 1 режимов, Ла дешифратор 5 кода операциипоступает поле кода операции, приэтом только на выходе дешифратора 5кода операции, соответствующем данной команде, появляется сигнал и поступает на вход соответствующего триггера кода операции в блоке 4 триггеров кодов операций. На дешифратор 11подается двухразрядное поле признака адресации, при этом, при коде "00"соответствующем режиму "регистр-регистр" (К 1),сигнал вырабатывается напервом выходе дешифратора 11 и поступает на первый вход элемента И 15,при коде "11", соответствующем режиму "регистр-операнд" (КЗ ), сигналвырабатывается на втором выходе дешифратора 11 и поступает на первыйвход элемента И 16, при коде "01",соответствующем режиму "регистр-память" без индексации ( РХ, сигналвырабатывается на третьем выходедешифратора 11 и поступает на первыйнйвход элемента И 17, а при коде сОсоответствующем режиму "регистр-память" с индексацией (РХ 2), сигнал вырабатывается на четвертом выходе дешифратора 11 и поступает на первыйвход элемента И 18, Но вторым входам 26351 6 элементы И 15-8 открываются сигналом КК. В конце выполнения описанного цикла на вход 7 тактовой частотыпоступает импульс, который поступаетна синхронизирующие входы сдвиговыхрегистров 12 и 13, триггера 4, на тактовый вход шифратора 2, а со стробирующего выхода этого блока на тактовые входы триггеров блока 4 и насинхронизирующий вход сдвигового регистра 3 с синхронизирующего выходашифратора 2. По окончании данногоимпульса сигнал появляется на выходе только того триггера кода операции,на входе которого бып сигнал. Крометого, если очередная команда выполняется в режиме ВВ, то сигнал с выхода .элемента И 15 через элемент ИЛИ 20поступает на первый управляющий вы" ход блока 1, а с этого выхода на пер" вый вход сдвигового регистра 3 управления и записывается в его первыйразряд, так как в остальные разрядызапись блокируется наличием на егопервом входе сигнала КК, Аналогично,если очередная команда выполняется врежимах К 3, НХ или ВХ, то включается соответственно триггер 14, пер-,вый разряд сдвигового регистра 12 или первый разряд сдвигового регистра 3. В режиме НВ выдача микро- операций для выполнения команд производится следующим образом, В первом цикле производится выдача иикроопераций, для которых происходит совпадение сигналов в шифраторе 2 с первой и второй групп входов. По окончании иашинного цикла импульсом с входа 7 тактовой частоты производится сдвиг единицы в следующий разряд сдвигового регистра Э управления,затем происходит следующий иашинный цикл и так до появления сигнала КК. Если же выполняется стандартный цикл какой-либо "Длинной" команды, например для команд сдвига сдвиг долженвыполняться заданное в команде числораэ, которое подсчитывается в арифметическом устройстве, которое и выдает сигнал признака окончания сдвига, то в данном цикле соответствующей команды на синхронизирующем выходе шифратора 2 сигнал не вырабатывается и на третий вход сдвиговогорегистра Э управления поступает сигнал,запрещающий продвижение единицыв следующий разряд сдвигового регистра 3 и данный цикл повторяется дотех пор, пока сигнал с управляющего8263518входа 9 не выработает на синхронизирующем выходе шифратора 2 разрешающий сигнал и не разрешит продвижение единицы в следующий разряд регистра 3 Далее в конце выполнения5команды вЫрабатывается сигнал КК иописанный процесс повторяется. Еслиочередная команда выполняется в режиме К 3, то сдвиговый регистр 3 управления не включается, а включает Ося триггер 14. Сигнал с выхода триггера 4 поступает, во-первых, черезэлемент ИЛИ 19 на группу выходов 8устройства в качестве микрооперации,,указывающей на выборку из памяти операнда 3, являющегося частью командного слова,. во-вторых, через элементИЛИ 20 на вход сдвигового регистра3 управления и, в-третьих, черезэлемент ИЛИ 21 и через шифратор 2 навыход 10 устройства в качестве сигнала обращения, По окончании этогоцикла, после выборки из памяти операнда Д , включается первый разрядсдвиговогр регистра 3 управления иначинается собственно выполнение самой команды.Если очередная команда выполняется в режиме ВХ., когда смещение"является исполнительным адресом, топо окончанию цикла, в котором появляется сигнал .КК, включается помимосоответствующего триггера кода операции только первый разряд сдвигового регистра 2, сигнал с выхода которого поступает, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве микрооперации,указывающей на выборку из памяти "смещения", являющегося частью командного слова и, во-вторых, через элементИЛИ 21 в шифратор 2, а из шифратора2 на выход 10 в качестве сигнала обращения. После выборки из памяти исполнительного адреса (" смещения )единичный сигнал из первого разрядасдвигового регистра 12 сдвигается вего,второй разряд,из которого онпоступает, во-первых, через элементИИ 20 на первый вход сдвигового регистра 3 управления и, во-вторых, 5 фчерез элемент ИЛИ 21 на выход 10. Вконце выполнения данного машинногоцикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начинается выполнение самой команды. Формула изобретения Если очередная команда выполняется в режиме БХ, когда "смещение" модифицируется, т. е. исполнительный адрес равен сумме "смещения" и индекса, то по окончанию цикла, в котором вырабатывается сигнал КК включается помимо соответствующего триггера кода операции только первый разряд сдвигового регистра 13. Сигнал с выхода первого разряда сдвигового регистра 13 подается, во-первых, через элемент ИЛИ 19 на группу выходов 8 устройства в качестве микрооперации, указывающей на выборку из памяти "смещения", являющегося частью командного слова и, во-вторых, через элемент ИЛИ 21 на выход 10 устройства, После выборки "смещения" единичный сигнал из первого разряда сдвигового регистра 13 сдвигется во второй разряд этого регистра, с которого он поступает на запросный выход блока 1, с этого выхода сигнал поступает на первый управляющий вход шифратора 2, а с информационного выхода шифратора 2 в группу выходов 8.После чего единичный сигнал из второго разряда сдвигового регистра 13 сдвигается в его третий разряд, откуда от поступает, во-первых, через элемент ИЛИ 20 на первый вход сдвигового регистра 3 и, во-вторых, через элемент ИЛИ 21 на выход 10 устройства. В конце выполнения данного цикла, после выборки операнда из памяти, включается первый разряд сдвигового регистра 3 управления и начинается выполнение самой команды. Применение изобретения позволяет расширить функциональные возможности устройства за счет воэможности работы его с новыми форматами команд. 1. Асинхронное устройство управления, содержащее дешифратор кода операций, сдвиговый регистр управления и шифратор микроопераций, группа выходов которого является группой выходов устройства, первая группа входов соединена с группой выходов сдвигового регистра управления, о т - личающееся тем, что, сцелью расширения области применения за счет возможности работы устройст" ва с различными форматами команд, оно содержит блок задания режимов, блок триггеров кодов операций, группа выходов которого соединена со826351 второй группой входов шифратора микроопераций, тактовый вход которогосоединен с тактовым входом устройства и с тактовым входом блока заданиярвкимов, кодовый вход которого соединен с информационным входом устройства и с группой входов дешифра"тора кодов операций, группа выходовкоторого соединена с группой входовблока триггеров кодов операций, стробирующий вход которого соединен состробирующим выходом шифратора микроопераций, управляющий выход которогосоединен с управляющим входом сдвигового регистра управления и с управляющчм входом блока задания режимов, первый управляющий выход которого соединен со вторым управляющимвходом сдвигового регистра управления, синхронизирующий вход которогосоединен с синхронизирующим выходомшифратора микроопераций, первый ивторой управляющий входы которогосоединены соответственно с запросными вторым управляющим выходами блоказадания режимов, третий управляющийвход шифратора микроопераций соединен с управляющим входом устройства,выход обращения шифратора микроопераций соединен с выходом устройства, информационный выход блока задания режимов соединен с группой выходов устройства. 2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что блок задания режимов содержит дешифратор, три элемента ИЛИ, четыре элемента И, первый сдвиговый регистр, второй сдвиговый регистр, триггер, причем выходы дешифратора соединены с первыми входами соответственно с первого по четвертый элементов И, вторые входы элементов И с первого по четвертый соединены между собой, с управляющим входом блока и с первым входом первого элемента ИЛИ, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход 3 О 13 20 25 ЗО 35 40 43 10второго элемента И соединен с единичным входом триггера, выход третьегоэлемента И соединен с информационнымвходом первого сдвигового регистра,выход четвертого элемента И соединенс информационным входом второго сдвигового регистра, тактовые входы триггера, первого и второго сдвиговогорегистров соединены с тактовым входом блока, единичный выход триггерасоединен со вторым входом первогоэлемента ИЛИ, со вторым входом второго элемента ИЛИ и с первым входомтретьего элемента ИЛИ, выход первогорязрада первого сдвигового регистрасоединен с третьим входом первогоэлемента ИЛИ и со вторым входом третьего элемента ИЛИ, выход второго раэ.ряда первого сдвигового регистра со"единен с третьим входом второго элемента ИЛИ и с третьими входом третьего элемента ИЛИ, выход первого разряда второго сдвигового регистра соединен с четвертым входом первогоэлемента ИЛИ и с четвертым входомтретьего элемента ИЛИ, выход второ"го разряда второго сдвигового регистра соединен с запросным выходомблока, выход третьего разряда второго сдвигового регистра соединен счетвертым входом второго элемента ИЛИи с пятым входом третьего элементаИЛИ, выход первого элемента ИЛИ соединен с информационным выходом блока, выход второго элемента ИЛИ сое"динен с первым управляющим выходомблока, выход третьего элемента ИЛИсоединен со вторым управляющим выходом блока,Источники информации,принятые во внимание при экспертизе1, Папернов А,А, Логические основы цифровых машин и программированияМ., "Наука", 1968, с. 230, рис, 101 6.2. Дроздов Е.А. Комарницкий В.А,и Пятибратов А,П. Многопрограммныецифровые вычислительные машины. МВоениздат, 1974, с. 294, рис. 9-.13