Устройство для формирования адреса

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсиикСоциалистичесииаРеспублик(23)приоритетОпубликовано 30.04. 81. бюллетень М 16Дата опубликования описания 10,05.8 1 Ркударстванныа камнтет СССР в двлам нзабрвтеннй н открытнй(53) УДК 681. .325(088.8) бюро сейсмораэведочной электронной техники(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА Изобретение относится к вычислительной технике и может найти применение в специализированных процессорах решающих задачи цифровой Фильтрации и спектрального анализа при обработке сейсморазведочной информации.Известен спецпроцессор СКИФ, содержащий адресное устройство, включающее суммирующее устройство, регистры и коммутаторы адресов и индек" сов Г 13.Недостатком этого устройства является низкая скорость вычисления адресов массива назначения при трансляции и использовании дополнитель 15 ной области. памяти для таблицы индексов,Наиболее близким техническим решением к предлагаемому является адресное устройство специализированного процессора СП-М 222, содержащее сумматор , регистры адресов, регистры индексов, коммутаторы адресов н индексов 2 . 2Однако в этом спецпроцессоре притрансляции массивов для вычисления текущих адресов массива назначения индексы, для каждого операнда, подсуммируемые к начальному адресу, считываются иэ оперативного ЗУ, на что затрачивается время, равное времени чтения нэ оперативного ЗУ данных исходного массива. Кроме того, для размещения индексов в оперативном ЗУ требуется дополнительная область памяти, равная объему памяти для массива назначения.Цель изобретения - повышение быстродействия устройства при трансляции массивов данных.Поставленная цель достигается тем, что в устройство для формирования адреса, содержащее три регист" ра адресов, первые информационные входы которых являются информационным входом устройства и соединены с информационными входами трех регистров индексов, выходы которых26350 ф 45 50 55 3 8соединены с соответствующими входами коммутатора индексов, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом коммутатора адресови является адресным выходом устройства, выходы всех регистров адресовсоединены с соответствукицими входамикоммутатора адресов, выход сумматорасоединен со вторыми информационнымивходами всех регистров адресов, введен узел вычисления индексов, содержащий и-разрядные регистр и счетчикг,и - 1 ) элементов 2 И-ИЛИ и элемент И,причем счетный вход триггера и-горазряда счетчика подключен к выходуэлемента И, первый вход которого соединен с прямым выходом триггера и-горазряда регистра, а второй вход - спервыми входами всех элементов 2 ИИЛИ и является тактовым входом устройства, счетные входы 1,2,3,(п - 1)триггеров счетчика соединены соответственно с выходами 1,2,3,(п - 1)элементов 2 И-ИЛИ, вторые входы которых подключены к прямым выходам соответствующих триггеров регистра, атретьи входы - к инверсным выходамсоответственно 1,2,3,(п - 1) триггеров регистра, Я-входы которых соединены с И-входами триггеров счетчика и являются входом сброса устройства, а Б -входа всех триггеров регистра соединены с информационным входомустройства, инверсный выход триггерапервого разряда счетчика соединен с33-входом этого триггера, а инверсныевыходы 2,3,4,п триггеров счетчика соответственно с Э-входами этихтриггеров и с четвертыми входами1,23,(п - 1) элементов 2 И-ИЛИ,прямые выходы триггеров счетчика подключены к соответствующему входу коммутатора индексов,На чертеже изображено устройстводля Формирования адреса,Устройство для формирования адреса включает сумматор 1, регистры 2-4адресов, регистры 5-7 индексов, коммутаторы адресов 8 и индексов 9 и:узел 10 вычисления индексов, которыйсодержит триггеры 11-13 счетчика,(и - 1) элементов 2 И-ИЛИ 14 и 5, элемент И 16, Ь триггеров 17-19 регистраК устройству для формирования адреса подводятся: вход 20 из устройства ввода-вывода спецпроцессора, по 5 10 15 20 25 30 35)которому передаются в регистры 2-4 адресов коды. начальных адресов массивов, в регистры 5-7 индексов - коды индексов, и в узел 10 вычисленияиндексов - код длины массива назначения; выход 21, по которому передаются текущие адреса иэ регистров 2-4адресов через коммутатор 8 адресовв оперативное запоминающее устройство; тактовый вход 22, вход 23 сброса.Узел вагчисления индексов работает следующим образом,Перед началом работы устройствасчетчик и регистр узла вычисленияиндексов обнуляются сигналом, поступающим по входу 23 из устройства уп".равления спецпроцессора, Затем повходу 20 подается на 5 -входы регистра код в виде единицы в и-ом разряде (- показатель степени, 21длина массива назначения, котораяявляется исходным массивом для быстрого преобразования Фурье, например, когда длина массива равна 6,= 4 и код, поступающий на 5 -входы регистра, содержит единицу в четвертом разряде), которая фиксируетсяв 1-ом разряде регистра. При максимальной длине массива назначения(старшем) разряде регистра (триггер19) и разрешение с прямого выходатриггера 19 поступает на вход элемента И 16. Зто позволяет тактовымимпульсам проходить по входу 22 изустройства управления спецпроцессора через элемент И 16 на счетный входтриггера 13 и-го (старшего) разряда счетчика. Таким образом, счетный вход счетчика определяется длиной массива назначения один раэ в начале операции, С прямых выходов остальных триггеров 17 и 18 регистра поступает запрет на вторые входы, а с инверсных выходов - разрешение на входы элементов 2 И-ИЛИ, благодаря чему на счетные входы 1,2,3,( и - 1) триггеров 11 и 12 счетчика поступают сигналы переносов от старших к младшим разрядам счетчика (от инверсных выходов триггеров 12 и 13 на четвертые входы элементов 2 И-ИЛИ 14 и 15).С прямых выходов триггеров счетчика после каждого тактового импульса передается необходимый индекс в сумматор 1 через коммутатор 9 индексов. Индексы, получаемые на выходеФормула изобретения 5 8263счетчика, при подсуммировании к начальному адресу образуют адреса мас.сивов назначения в порядке по КулиТаки.Еслиединица поступаетв (и - 1)-ыйразряд регистра (триггер 18), тогда разрешение с прямого выхода триггера 18 поступает на вход (и - 1)-гоэлемента 2 И-ИЛИ 15 и с инверсных выходов 1,2,3,( и - 2) триггеров 17регистра на входы 1, 2,3,( и - 2)элементов 2 И-ИЛИ 14,Тактовые импульсы по входу 22 поступают через вход (и - 1)-го элемента 2 И-ИЛИ 15 на счетный вход триггера 12. Счетный вход (и- )-го триггера 12 счетчика становится счетнымвходом счетчика. Цепи переносов отстарших разрядов к младшим, начинаяс ( и - 1) -го открыты.20На входе. элемента 2 И-ИЛИ 15 с инверсного выхода триггера 18 будетзапретна перенос из и-го в (и - 1)-йразряд счетчика. На .входах 1,2,3(и - 2) элементов 2 И-ИЛИ 14 и21входе элемента И 16 с прямыхвыходов соответствующих триггероврегистра будет запрет на прохождение тактовых импульсов к счетнымвходам 1, 2,3,( и - 2), Ь тригге- щоров счетчика.При этом и-ый (старший) рязрядсчетчика не участвует в вычислениях, оставаясь в нулевом состоянии. Спрямых выходов всех триггеров счетчика снимаются значения индексов.Аналогично узел вычисления индексов работает при поступлении единицыв любой другой разряд регистра,Таким образом, предлагаемое устройство для формирования адреса позволяет вычислять адреса без обращения к оперативному ЗУ за индексами, что в два раза ускоряет подготовку данных для быстрого преобразования Фурье и в два раза сокращает объем памяти на трансляцию и, в конечном итоге 1 снижает затраты машинного времени универсальной ЭВМ, в комплексе с которой работает специализированный процессор, оснащенный предлагаемым устройством. Устройство для Формирования адреса, содержащее три регистра адресов,50 6первые информационные входы которыхявляются информационным входом устройства и соединены с информационными входами трех регистров индексов,выходы которых соединены с соответствующими входами коммутатора индексов, выход которого соединен с первым входом сумматора, второй. вход которого соединен с выходом коммутато,ра адресов и является адресным выходом устройства, выходы всех регистров адресов соединены с соответствующими входами коммутатора адресов,выход сумматора соединен со вторымиинформационными входами всех регистров адресов, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия устройства, в него введенузел вычисления индексов, содержащийи-разрядные регистр и счетчик,( и - 1)элементов 2 И-ИЛИ и элемент И, причемсчетный вход триггера и-го разрядасчетчика подключен к выходу элемента И, первый вход которого соединенс прямым выходом триггера и-го разряда регистра, а второй вход элемента И - с первыми входами всех элементов 2 И-ИЛИ и является тактовым входомустройства, счетные входы 1,2,3,(и - 1) триггеров счетчика соединенысоответственно с выходами 1,2,3,( п - ) элементов 2 И-ИЛИ, вторыевходы которых подключены к прямымвыходам соответствующих триггероврегистра, а третьи входы элементов2 И-ИЛИ - к инверсным выходам соответственно 1,2,3,( и - 1) триггеров регистра, Н-входы которых соединены с К-входами триггеров счетчикаи являются входом сброса устройства,а 5-входы всех триггеров регистрасоединены с информационным входомустройства, инверсный выход триггерапервого разряда счетчика соединен.с3-входом этого триггера, а инверсныевыходы 2,3,4,п триггеров счетчикасоответственно с Т 1-входами этих триггеров и с четвертыми входами 1,2,3;,.(и - 1) элементов 2 И-ИЛИ, прямые выходы триггеров счетчика подключенык соответствующему входу коммутатора индексов.Источники информации,принятые во внимание при экспертизе1. Цифровая обработка данныхсейсморазведки. М., "Недра", 1977.2. ТУ 39-09-021-78, Техническоеописание АСЯ 3.031.6 С, 1978 (прототип).826350 Составитель Г.Пономареедактор С.Шевченко Техред А. Бабинецаказ 2516 оррек ешетни писно д. 4/ Патент , г. Ужгород, ул. Проектная, 4 70 НИИПИ по д 13035, Тираж 745ударственного комитета СССРам изобретений и открытийсква, Ж, Раушская наб.,