Устройство для вычисления логарифма

Союз Советских Социалистических Республик)(з0 06 Е 15/31 Государствеииый комитет СССР оо делам изобретений и открытий(71) Заявитель Кировский политехнический институт(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМА Изобретение относится к области вычислительной техники и может быть использовано в быстродействующих универсальных машинах,Известны устройства для вычисления 5 фунхций табличным методом. Вычисление элементарной функции в таких устройствах сводится к выбору результата из блока постоянной памяти по значению аргумента и . 10Недостатком таких устройств является большой объем постоянной памяти при вычислениях.Известны устройства для вычисления логарифма итерационным методом (2 1. 15Недостатком устройства является относительно большой объем постоянной памяти и низкое быстродействие. Наиболее близкое .к изобретению 20 техническое рещение - устройство для вычисления логарифма со знакопеременными шагами итераций, с параллельной реализацией этапов вычислений. Устройство содержит регистр аргумента, ,25 регистр дополнительной переменной, регистр результата, блок сдвига, сумматор аргумента, сумматор дополнительной переменной, сумматор результата, блок постоянной памяти. 2Вычисление логарифма в устройствепредставляет собой итерационный процесс. На первом этапе вычислений производится представление аргумента Хфункции в виде произведенияХ=1 й (а.а,"г;"),где- номер итерации;и - разрядность устройства;управляющие операторы,1 ф, Ь -1, +1 .Результатом первого этапа вычисленийявляется набор операторбв Ц .На втором этапе вычислений понайденным значениям операторовпроизводится вычисление значения функции путем суммирования логарифмических констант, храняшихся в блоке постоянной памятиХ=2 Ь 1 8,2")(2)=1Вычисления по формулам (1) и (2) представляются следующими рекуррентными уравнениями: 1-й этап Х =Х +8 2 "Хв+1 Ь ь Ы 3,=5 фп У.2-й этап. 6=6;-И(1+ й,.2 ),где= 1, 1, 2, 2 п, и.Начальные условия: Х 1 =Х, У 1= 1-Х,81 - 0Результат 8 п: ВиХ.Недостатком устройства являетсянизкое быстродействие, так как времявычисления логарифма, выраженное вединицах времени срабатывания элемента схемы, пропорционально и , Это объясняется тем, что последующий шагитерации не может быть выполнен дотех пор, пока не будет определенозначение операторав результате.выполнения предыдущего шага итерации,который определяет направление последующего нычисления.Цель изобретения - увеличение бы:стродействия устройства путем уменьшения времени вычисления на каждомэтапе. 20Поставленная цель достигается тем,что в устройство для вычисления логарифма, содержащее регистр аргумента,сумматор результата, регистр результата, блок сдвига, блоки постояннойпамяти, причем выходы 1-х блоковпостоянной памяти (1 = 1, 2 ,игде и - разрядность устройства) подключены к -м выходам сумматора результата, введены регистры разрядныхцифр, сумматоры разрядных цифр, счетчики положительных единиц и счетчикиотрицательных единиц, причем выходрегистра аргумента соединен с входамимладших разрядов регистров разрядныхцифр, выходы -х регистров разрядных З 5цифр соединены с первыми входами -хи вторыми входами (-1)-х блоков постоянной памяти и с -ми входами блока сдвига. Выход блока сдвига соединен с первыми входами счетчиков положительных и отрицательных единиц первые выходы -х счетчиков положительных единиц соединены с первыми входами -х сумматоров разрядных цифр,вторые выходы 1-х счетчиков положи 45тельных единиц соединены с вторымивходами (-1)-х счетчиков положительных единиц, Первые выходы 1-х счетчиков отрицательных единиц соединеныс вторыми входами -х сумматоров разрядных цифр, вторые выходы -х счетчи 50ков отрицательных единиц соединены свторыми входами (1-1)-х счетчиков отрицательных единиц. Выходы сумматоров разрядных цифр соединены с нходами соответствующих регистров разрядных цифр.Каждый счетчик положительных икаждый счетчик отрицательных единицсодержит первый и второй одноразрядные сумматоры, причем первый, второй 4и третий входы первого одноразрядногосумматора и первый вход второго одноразрядного сумматора соединены с первым входом счетчика. Выходы суммы ипереноса второго однораэрядйого сум матора соединены с первым выходомсчетчика. Выход суммы первого одноразрядного сумматора соединен с вторым входом второго одноразрядногосумматора, выход переноса перного одноразрядного сумматора - с вторым выходом счетчика, третий вход второгоодноразрядного сумматора соединен свторым входом счетчика.Устройство позволяет производитьвычисления по преобразованию аргумента (первый этап вычислений) н кназиканонической системе счисления с основанием 2 и разрядными цифровыми,принимающими значения -3, -, -1,0,+1, +2 +3На фиг. 1 изображена блок-схемапредлагаемого устройства для вычисления логарифма для четырехразрядныхчисел(п); на Фиг, 2 - функциональная схема счетчиков положительныхединиц; на фиг. 3 - Функциональнаясхема счетчикон отрицательных единиц.Устройство для вычисления логарифма (Фиг. 1) содержит регистр 1 аргумента, сумматоррезультата, регистр3 результата, блок 4 сдвига, блоки 58 постоянной памяти, регистры 9-12разрядных цифр, сумматоры 13-15 разрядных цифрсчетчики 16-18 положительных единиц, счетчики 19-21 отрицательных единиц.Счетчики 16-18 положительных единиц (Фиг. 2) содержат одноразрядныесумматоры 22-27 на три входа комбинационного типа; счетчики 19-21 отрицательных единиц (Фиг. 3) содержат одноразрядные сумматоры 28-33 на тривхода комбинационного типа,Устройство работает следующим образом.Перед началом вычисления аргументфункции хранится на регистре 1 аргумента. При вычислении, например, натурального логарифма У = ЬХ при изменении аргумента Функции в пределах0,5 6 Х ( 1 аргумент в структурномвиде представится Х=с. 2 +0 2 +Ф 2 фЫ -.1где оС - разрядные цифры аргументапринимающие значение 0,1;и - разрядность.В начале нычислений аргумент Х умножается на 2. Это соответствует сдвигу влево аргумента на один разряд. Умножение на 2 в устройстве осуществляется путем передачи разрядных цифр из регистра 1 аргумента в младшие разряды регистров 9, 10, 11 и 12 со сдвигом влево на один разряд. При этом разрядная цифра о 2 записывается в первый разрядный регистр 9, б, - но второй разрядный регистр 10 и т. п.Разрядная цифра сх 1 для указанного изменениядиапазона аргумента всегда равна 1, поэтому из регистра аргумен 783798(4) Процесс выполнения итерации описывается системой рекуррентных уравнений 15 этап Х+,=Х К;=Х Х 2(5) 2-й этап У = -6 п К =-6(1 ф 2 )ф " 20 Начальные условия: Хо = 2Х, У- Вп 2Рез ультат: У= Еп Х,.В рекуррентных уравнениях индекс1, 2., 3. и; значения ) на каждом 5 )-м шаге определяется очередной -й разрядной цифрой преобразуемого аргумента Х . В процессе выполнения итерации преобразуемый аргумент Х стремится к 1:Хь = 1,ЗОНа каждой -й итерации преобразуемый аргумент Х хранится на регистрах 9-12 в двухраэрядном коде в следующем виде: гдеопределяет номер итерации;старшая цифра кода а-й разрядной цифры преобразуемого 40аргумента;младшая разрядная цифра кодав-й разрядной цифры преобразуемого аргумента. Цифры кода В и фю; принимают значе ние О или 1. Каждая щ-я разрядная цифра преобразуемого аргумента +( ; 2 + + преставляется со знаком "+" или "-" на трехразрядном регистре 9- 12 (два разряда представляют код разрядной цифры, один разряд - знак),На каждой -й итерации производится определение значения К;, ЗначениеК; определяется цифрами , и Ц;+,); с учетом их знаков55 О -1 +1 О +1 О -1 +1-Ь "Ь -ЬМ 1 +1 1 1-2 1-2 1+2 1+2 1-2 1+2 Здесь приведена зависимость значений константа К; от разрядных цифр 5, и ; при выполнении )-й итераций вычйслений. Приведенная эависи- б 5 та не передается и не участвует вдальнейших вычислениях,Далее в устройстве выполняется поднотипных шагов вычислений, в результате чего аргумент функции представляется в виде произведения5Х=1/2 В.к,(3) мость обусловлена тем, что на каждой -й итерации в результате умножения преобразуемого аргумента Х, на кон танту К очередная -я разрядная циФра +( ; 2)Ь, ) должна принять нулевое значение. Это обеспечиваетпоследовательное преобразование переменной Х в процессе выполнения итерации в 1 в соответствии с выражением (3).Рассмотрим выполнение первого этаа вычисления логарифма в устройствев соответствии с уравнением (5). Накаждой -й итерации производятся следующие действия,На управляющие входы блока 4 сдвига подается значение циФР )Ь и 5;и)Ои со своими знаками соответственно с выходов -го и ( + 1)-го регистров 9-12 для.определения значения К, - 1 + 2На информационные входы блока 4 сдвига подается разрядные цифры преобразуемого аргумента со знаками с выходов -го, , + 1)-го, , п-го регистров 9-12. Так как в процессе выполнения предыдущих итераций разрядные цифры с 1-го по ( - 1)-й раэряд в соответствии с алгоритмом приняли нулевое значение, то их значения на входах сдвига не подаются на -й итерации.В блоке 4 сдвига производитсясдвиг поступавших значений разрядных цифр, При умножении преобразуемого . аргумента Хд на константу К; = 1+2 производится умножение каждой щ-й разрядной цифры (щ = , ( + 1)п) на 1 и на +2 с последующим алгебраическим сложением. При умножении кода щ-и разрядной цифры на 1 меняется вес цифры; цифры /Ью, не меняетсяПри умножении кода на +2уменьшается вес цифры щ иТаким образом, в блоке сдвига производится следующие сдвиги;влево на 1 разряд циФр , ,.вправо на (-1) разрядов цифр В фцыцвправо наразрядов цифр фдСдвинутые цифрыи , и несдвинутые цифры Ьс выходов блока сдвига поступают на входы счетчиков 19- 21 отрицательных единиц в соответствии со своими весами и знаками,При такой организации сдвигов с выходов блока сдвига на входы каждого счетчика положительных или отрицательных единиц поступают не более четырех единиц с одинаковыми весами.Каждый счетчик 16-18 положительных единиц (фиг. 2) и счетчик 19-21 отрицательных единиц (фиг, 3) имеетчетыре выхода, соединенных с выходами блока 4 сдвига и один вход, соединенный с выходом последующего счетчика. Все счетчики выполняют одинаковые функции. Каждый р-й счетчик (р- 2, 3 и) осуществляется преобразование числа единиц с одинаковымивесами, поступающими на его входы, втрехразрядный код с весами разрядов2 9, 2 У 1) . Максимальное представимое число и таком коде 5, что соответствует максимальному числу единицна входы счетчиков,При поступлении единиц с выходовблока 4 сдвига на входы счетчиков 1 б 21 значения суммы с выходов суммыпервых одноразрядных сумматоров 22, 1524, 26 и 28, 30, 32 поступают соответственно на первые входы одноразрядных сумматоров 23, 25, 27 и 29,31, 33. Значение переносов с выходовпЕреноса указанных первых одноразрядных сумматоров поступают на третьивходы вторых одноразрядных сумматоровпредыдущих счетчиков. Значения суммыи переносов с выходов вторых одноразрядных сумматоров 23, 25, 27 поступают на первые входы соотвтствующихсумматоров 13-15 разрядных цифр, значения сумм и переносов с выходов вторых одноразрядных сумматоров 29, 31,3;3 поступают на вторые входы соответствующих сумматоров 13-19 разрядныхцифр.В сумматорах 13, 14, 15 производится алгебраическое сложение двухразрядных чисел, поступающих с вь:ходов соответствующих счетчиков положительныхединиц, с отрицательными двухразрядНыми числами, поступающими с выходовсоответствующих счетчиков отрицательных единиц.Значение сумм с выходов сумматоров 4 О13, 14,. 15 записывается в регистры10, 11, 12, Эти суммы представляютновое значение разрядных цифр преобразуемого аргумента Х и используются при выполнении следующей итерации,После выполнения и итераций процесс вычисления первого этапа заканчивается. На втором этапе вычислений коды разрядов преобразованного аргумента с выходов регистров 9-12 подаются со своими знаками на входы соответствующих им блоков 5-8 постоянной памяти. На выходах 1-х блоков постоянной памяти Формируются соответствующие кодам преобразованного аргумента логарифмическое константы пК. Указанные константы с выходов блоков постоянной памяти поступают на входы сумматора 2 результата, где производится алгебраическое суммирование. Результат суммирования с выхода сум.матора 2 записывается в регистр 3 результата, Содержимое регистра 3 результата представляет результат вычисления логарифма я предлагаемомустройстве,Для уменьшения времени выполнениявторого этапа вычислений в предлагаемом устройстве рационально применять в качестве сумматора 2 результата матрический сумматор, обеспечивающий одновременное суммирование и ++ 1 логарифмических констант,Выполнение второго этапа вычислений в устройстве может быть совмеще-но во времени с первым этапом вычис+лений, так как после выполнения очередной )-й итерации на первом этапезначение кодов старших регистров разрядных цифр с 1-го по )-й сформиро.ваны и в дальнейшем не. изменяются.Быстродействие устройства можетбыть увеличено за счет уменьшениячисла выполнения итераций на первомэтапе.В этом случае процесс вычислениялогарифма в устройстве заключаетсяв следующем. Производится выполнениеи/2+1 итерации первого этапа. Затемна входы сумматора 2 результата поступают константы К; (1 = 1, 2,и/1+2) с выходов соответствующих блоков постоянной памяти. Одновременнона другие входы сумматора результатапоступает значение величин с выходов- Х= и/2+2, и/2+3,и) регистров разрядных цифр. Эти величиныпредставляются двумя (и/2-1)-разрядными двоичными числами, В сумматоре результата производится суммирование(и/2-1)-разрядных чисел. Результатсуммирования записывается в регистр 3 результата.В прототипе на каждой итерациипроизводится суммирование и-разряд. -ных чисел на и-разрядном сумматоре сраспространением переноса через все и разрядов с общим временем вычисления логарифма, выраженное в единицах задержки на элементе, пропорционально п.Эффективность изобретения заключается в сокращении времени вычисления логарифма за счет распространения переносов при сумщровании на первом этапе только в один соседний слева разряд и одновременного суммирования всех логарифмических констант на сумматоре результата на втором этапе вычислений, Суммарное время вычисления логарифма в предлагаемом устройстве, выраженное з единицах задержки на элементе, пропорционально и. Формула изобретения1.устройство для вычисления логарифма содержащее регистр аргумента, сумматор результата, регистр результата, блок сдвига, блоки постоянной памяти, причем выходы 1-х блоков постоянной памяти (1 = 1, 2.и, 783798где и - разрядность устройства) подключены к -м входам сумматора результата, выход которого соединен с входом регистра результата, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства путем уменьшения времени вычисления на каждом этапе, в него введены регистры разрядных цифр, сумматоры разрядных цифр, счетчики положительных единиц, и счетчики отрицательных единиц, причем выход регистра аргумента 10 соединен с входами младших разрядов регистров разрядных цифр, выходы -х регистров разрядных цифр соединены с первыми входами -х и вторыми входами (-1)-х блоков постояннои памяти и с 15 -ми входами блока сдвига, выход блока сдвига соединен с первой группой входов счетчиков положительных и отрицательных единиц, первые выходы )-х счетчиков положительных единиц соединены с первыми входами -х сумматоров разрядных цифр, вторые выходы -х счетчиков положительных единиц соединены с второй группой входов (1-1)-х счетчиков положительных единиц, первые выходы -х счетчиков от 25 рицательных единиц соединены с вторыми входами -х сумматоров разрядных ,цифр, вторые выходы -х счетчиков отрицательных единиц соединены с второй группой (-1)-х счетчиков отри цательных.единиц, вЫходы сумматоров разрядных цифр соединены с входами соответствующих регистров разрядных цифр.2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что каждый счетчик положительных и каждый счетчик отрицательных единиц содержит первый и второй одноразрядные сумматоры, причем первый, второй и третий входы первого одноразрядного сумматора и первый вход второго одноразрядного сумматора соединены с первым ,входом счетчика, выходы .суммы и переноса второго одноразрядного сумматора соединены с первым выходом счетчика, выход суммы первого одноразрядного сумматора соединен с вторым входом второго одноразрядного сумматора, выход переноса первого одноразрядного сумматора соединен с вторым выходом счетчика, третий вход второго одноразрядного сумматора соединен с вторым входом счетчика. Источники информации,принятые во внимание при экспертизе1. Оранский А, М., Рейхенберг А.Л.Повышение эффективности вычисленийиспользованием табличных предпроцессов. В кн.: Теория и применение математнческих машин, Минск, Мзд-во БГУим. В, И, Ленина, 1972, с, 148-159,2, Байков В. Д Смолов В, Б. Аппаратурная реализация элементарныхфункций в ЦВМ, Л ЛГУ, 1975, с. 376 (прототип)."7 2 Составитель В, Венцельова Техред С.Мигунова Корректор О. Ковинская Ры едак каз 8550/ ное ССС Проектная, 4 илиал ППП "Патент", г. Ужго 1 1 1 Тираж ВНИИПИ ГосУД по делам 035, Москва, Подпи ного комитета ений и открыт Раушская наб. 51ствобр