Устройство для умножения

МТ 1:ЛПИ- .ОП ИСАНИЕ 1 767761 Союз СоветскихСоциалистическихРеспублик ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет Опубликовано 30,09,80, Бюллетень 36 по делам изобретений и открытийДата опубликования описания 02,10,80(72) Авторы изобретения В. Л. Волковыский и А, И. Попов Рязанский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ Изобретение относится к вычислительной технике и может быть использованов арифметических устройствах специализированных ЭВМ,Известно устройство для умножениядвоичных чисел, содержащее регистрымножимого и множителя, регистр результата, две схемы формирования кратныхмножимого, управляющихся парами младших разрядов множителя, и трехвхоцовойО.сумматор с приведением переносов 11,Умножение в известном устройстве осуществляетсяодновременно на четыре разряда множителя, начиная с младших,Недостатком этого устройства явля 15ется невысокое быстродействие, связанное с потерями времени на привецениепереносов в каждом такте суммирования, частичных произведений,Известно также множительное устройство, содержащее регистры множимогои множиТеля, схему формирования частичньтх произведений, сумматор без распространения переносов и регистры пораз 2рядных сумм и переносов. Одновременное умножение на четыре разряда множителя достигается использованием семивходовых одноразрядных сумматоров. В заклю. чительном такте умножения производится приведение переносов с помощью цепи распространения переносов 2).К недостаткам этого устройства относятся значительный объем оборудования, связанный со специфичностью схем семивходовых сумматоров, и недостаточное быстродействие при выполнении многократных умножений из-за потерь времени на приведение переносов промежуточных результатов.Наиболее близким по технической сущ" ности к изобретению является устройство для умножения, содержащее регистр мно" жнмого, два сдвиговых регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием поразрядных переносов, сумматор младших разрядов множи7677 3теля, узел задержки. Выход регистра множимого соединен со входом узл формирования кратных мцожимого, выход которого связан с первым входом трехвходового сумматора, выходы поразрядных5 сумм и поразрядных переносов трехвходового сумматора соединены соответствен но со входами регистра поразрядных сумм и поразрядных переносов, а выход регистра поразрядных сумм - со вторым вхо дом трехвходового сумматора и со входом первого регистра множителя, Выход регистра поразрядных переносов подключен к третьему входу трехвходового сумматора и к входу второго регистра множителя. Выходы младших разрядов регистра множителя соединены со входами сумматора младших разрядов множителя, выход этого сумматора - с управляющим входом узла формирования кратных множимого и со входом старших разрядов первого регистра множителя. Выход переноса из старшего разряда сумматора младших разрядов множителя через узел задержки соединен со входом переноса в младший разряд этого сумматора 3,Данное устройство позволяет выполнять многократные умножения без приведения переносов промежуточных результатов, так как в каждом последующем умножении в качестве множителя используется двухразрядный код результата предыдущего умножения. Нейостаток этого устройства заклю 35чается в невысоком быстродействии, таккак устройство позволяет выполнять одновременно умножение лишь на два разряда множителя,Цель изобретения - увеличение быст 40родействия устройства.Для достижения этой цели в устройство, содержащее регистр множимого,два регистра множителя, регистры поразрядных сумм и поразрядных переносов,45узел формирования кратных множимого,трехвходовой сумматор с запоминаниемпереносов, узел задержки, причем выходрегистра множимого соединен со входомузда формирования кратных множимого,выход узла формирования кратных множимого - с первым входом трехвходовогосумматора с запоминанием переносов,выход регистра поразрядных сумм соединен со вторым входом трехвходового сумматора и со входом первого регистра55.множителя, а выход регистра поразрядных переносов - с третьим входом трехвходового сумматора и со входом второ 1 61го регистра множителя, введены двакодопреобразователя, второй узел формирования кратных множимого и. второйтрехвходовой сумматор с запоминаниемпереносов, При этом выходы младшейпары разрядов первого и второго регистров множителя соединены с первым ивторым входами первого кодопреобразователя, выходы следующей пары разрядов первого и второго регистров множителя - с первым и вторым входами второго кодопреобраэователя, Первые выходы первого и второго кодопреобразователей подключены к управляющим входампервого и второго уэлбв формированиякратных множимого соответственно, второй выход первого кодопреобраэователяк третьему входу второго кодопреобразователя, второй выход второго кодопреобразователя через узел задержки соединенс третьим входом первого кодопреобразователя, Выходы поразрядных сумм и поразрядных переносов первого трехвходового сумматора соединены соответственнос первым ивторым входами второго трехвходового сумматора, третий вход второго трехвходового сумматора связан свыходом второго узла формирования кратных множимого, Выходы поразрядныхсумм и поразрядных переносов второготрехвходового сумматора соединены совходами регистров поразрядных сумм ипоразрядных переносов соответственно,Схема устройства показана на чертеже,Устройство содержит регистр 1 множимого, узлы 2 и 3 формирования кратных множимого, трехвходовые сумматоры 4 и 5 с запоминанием переносов,регистры 6 и 7 поразрядных сумм и переносов соответственно, регистры 8 и9 множителя со сдвигом вправо на четыре разряда, кодопреобразователи 10 и11, узел 12 задержки.Выход регистра 1 соединен со входамиузлов 2 и 3,выход, узда 3 - с первымвходом сумматора 4,к двум другим входам которого подключены выходы регистров 6 и 7, Выход узла 2 соединен совходом сумматора 5, к двум другим входам которого подсоединены выходы сумматора 4; а к выходам - входы регистров6 и 7, выходы которых связаны со входами регистров 8,и 9,Выходы младшей пары разрядов регистров 8 и 9 соединены с первым и вторым .входами кодопреобраэователя 10, а высоды следующей пары - с первым и вто000 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 . 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 О 0 1 1 0 0 0 . 0 11 0 0 0 0 0 О 0 10 0 0 0 О О 0 0 5 7677 рым входами кодопреобразователя 11.Первые выходы кодопреобразователей 10, 11 соединены с управляющими входами узлов 3 и .2 соответственно, второй выход коцопреобразователя 10 - с третьим входом кодопреобраэователя 1 1 второй выход которого через узел 1.2 задержки подключен к третьему входу кодопреобраэователя 10.функционирование кодопреобразова телей описывается таблицей, где О (1,61 6С 2 М, ОЪ 1 Ь 4 С 34 (Ь 4) - значениЯ первого (справа), второго, третьего и четвертого разрядов регистров 8 (регистра 9) соответственно,Уя ".значения сигналов на первом выходе кодопреобразователя 10, ) ) - эначе 4) нин сигналов на его втором выходе, ЧВ, 34 - значения сигналов на первом выходе кодопреобраэователя 11;2, Е - значения сигналов на его втором выходе.76776 1 9Устройство работает следующим образом,В регистр 1 записывается множимое,а в регистры 8 и 9 - множитель в двухрядном коде, Выходные сигналы пар млап 5ших разрядов атик регистров и сигналс выхода узла 12 запержки поступают навход копопреобраэователя 10, Сигналыс его первого выхода подаются на управляющий вкод узла 3, который формирует 1 Опростые кратные множимого 0 (при отсутствии сигнала), М (при сигнале Ч 4 )2 М ( при сигнале у.1 ) и - М (при сигнале Ч,1 ), где М - код множимого.Сигналы со второго выхода кодопреобразователя 10 поступают на вход кодопреобразователя 11, на другие вкоды которого заведены выходы вторых справа парразрядов регистров Я и 9. Сигналы спервого выхода кодопреобразователя 1 1поступают на управляющий вкод узла 2,который формирует простые кратные множимого 0 (отсутствие сигнала), 4 М (сигнал Ч 4. ), РМ (сигнал Ч ) и - 4 М (сигнал Ч 4). Сигналы со второго выхода кодопреобраэователя 1 1 проходят на узел12, осуществляющий задержку на одинтакт.Информация с выхода схемы 3 поступает на первый вход трехвходового сум- ЗОматора 4, на два других входа которогоподается содержимое регистров 6 и 7,сдвинутое на четыре разряда вправо. Суммыи переносы с выходов сумматора 4поступают на первый и второй вхоцы трех-З 5. вхопового сумматора 5, на третий входкоторого поступает информация с выходаузла 2,Срабатывание кодопреобразователя 11и узла 2 задержано относительно сраба ртывания кодопреобраэователя 10 и узла3 соответственно. Эта задержка не сйижает быстродействия устройства, если.она не превышает задержки сумматора 4;Двухрядный код суммы частичных произведений записывается в регистры 6 и 7.Одновременно проискодит сдвиг содержимого регистров 8 и 9 множителя на4 разряда вправо. Описанная процедураповторяется И "-( если . - целое и:+ 50число) или И е 1 З.а 1 рае, сии-рааряцность множителя,При многократном умножении полученный в регистрах 6 и 7 двухрядныйкод перезаписывается регистры 8 и 9.В следующем цикле он играет роль множителя.Выполнение умножения в устройствепоясняется следующим примером..10Пусть 11-раэряцный множитель препставлен двухрядным кодомГ 03 О 11 1111 0111,01 0 11 0111 1110Суммарный множитель равен 111 01010101 = 190910, а произведение равно1909 М;В первом такте копопреобразователь10 вырабатывает сигналы Ч 1 и с) чтосоответствует входной комбийациид 14 Р 1 ЬЬ ф 001110. Узел 3 формирует частичное произведение М. Кодопреобразователь 11 по входной комбинации 010111 формирует сигналы 4 и 7,а узел 2. - частичное произведение 4 М, Во втором такте кодопреобразователь 10 по входной комбинации 011111 форМирует сигналы Чи ф , чему соответ ртвует частичное произведение ( -Ие 16 а кодопреобразователь 11 по комбинации 101101 - сигналы Ч 11 и 24, чему соответствует частичное произведение 8 М 16.В третьем такте коцопреобраэователь 10 по комбинации 011111 формирует сигналы Чи Ч, , чему соответствует частичное произведение (-М) 256, а кодЬпреобразователь 11 по комбинации100000 выдает сигнал у, чему соответствует частичное произведение8 М 256. Суммарное произведение равно М +4 М - М 10 4 8 М 16М 256++8 М + ЗМ 256 = 1909 М.Введение в устройство новых алементов и изменение организации связей позволяет выполнять умножение одновременно на четыре разряда двухрядного кода множителя. С. учетом некоторого увеличейия времени формирования кратных и суммирования частичных произведений быстродействие данного устройства в 1,4 раза выше быстродействия прототипа. Формула изобретения Устройство для умножения, содержащее регистр множимого, два регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием переносов, узел задержки, причем выход регистра множимого соединен со входом узла формирования кратнык множимого, выход зла формирования кратных множимого соединен с первым входом треквходового сумматора с запоминанием переносов, выкоп регистра поразрядных сумм соединенсо вторым входом треквкодового сумматора и со входом первого регистра множителя выход регистра пс,"эрядных переносов соецинен с третьим входом трехвхоцового сумматора и со вхоцом вторОгорегистра множителя, о т л и ч а ющ е е с я тем, что, с целью увеличениябыстродействия, в него введены два кодопреобразователя, второй узел формирования кратных множимого и второй трехвходовой сумматор с запоминанием переносов, причем выходы младшей пары разрядов первого и второго регистров множителя соединены с первым и вторымвходами первого кодопреобразователя,выходы следующей пары разрядов первого и второго регистров множителя соединены с первым и вторым входами второго кодопреобразователя, первые выходыпервого и второго кодопреобразователейсоединены с управляю дими входами первого и второго узлов формирования кратных множимого соответственно, второйвыход первого копопреобраэователя соеди-,.нен с третьим входом второго кодопреобуазователя, вторсй выход второгс кодобреобразователя через узел зацеркки сое 7761 12динен с третьим входом первого кодопреобразователя, выходы поразрядных сумм и поразрядных переносов первого трехвхоцового сумматора соединены соответственно с первым и вторым вхоцами вто-5рого трехвходового сумматора, третий вход второго трехвходового сумматора соединен с выходом второго узла формирования кратных множимого, выходы по разрядных сумм и поразрядных переносоввторого трехвходового сумматора соединены со входами регистров поразрядныхсумм и псразрядных переносов соответст,вечно.51Источники информации,принчтые во внимание при экспертизе1 йроздов Е, А., Комаркцкий В. А,Петибратов А. П. Электронные вычислительные машины единой системы. М,Машиностроение.,; 1976; с 90-92,е 209-213, 218-233., 2, Авторское свидетельство . СССР,М 281004, кл. б 06 г 7/39, 1968,3, Авторское свицетельство СССРпо заявке % 2622996, кл. С 06 Г 7/39,30,05.78 (прототип).